英特尔Agilex® 7可变精度DSP模块用户指南

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ID 683037
日期 4/11/2023
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1. 英特尔® Agilex™ 7可变精度DSP模块概述 2. 英特尔® Agilex™ 7可变精度DSP模块架构 3. 英特尔® Agilex™ 7可变精度DSP模块操作模式 4. 英特尔® Agilex™ 7可变精度DSP块设计考量 5. Native Fixed Point DSP 英特尔® Agilex™ FPGA IP核参考 6. Multiply Adder Intel FPGA IP核参考 7. ALTMULT_COMPLEX Intel FPGA IP核参考 8. LPM_MULT Intel FPGA IP核参考 9. LPM_DIVIDE英特尔FPGA IP核 10. Native Floating Point DSP 英特尔® Agilex™ FPGA IP参考 11. 英特尔® Agilex™ 7可变精度DSP模块用户指南存档 12. 英特尔® Agilex可变精度DSP模块用户指南文档修订历史
1. 英特尔® Agilex™ 7可变精度DSP模块概述 x
1.1. 功能特性 1.2. 英特尔® Agilex™ 7器件中支持的操作模式
1.2. 英特尔® Agilex™ 7器件中支持的操作模式 x
1.2.1. 定点算术运算 1.2.2. 浮点算术运算
2. 英特尔® Agilex™ 7可变精度DSP模块架构 x
2.1. 定点算术运算 2.2. 浮点算术运算
2.1. 定点算术运算 x
2.1.1. 定点算术运算的输入寄存器Bank 2.1.2. 定点算术运算的流水线寄存器 2.1.3. 定点算术的预加器 2.1.4. 定点算术运算的内部系数 2.1.5. 定点算术运算的乘法器 2.1.6. 定点算术运算的加法器或减法器 2.1.7. 定点算术运算的累加器、Chainout加法器和预加载常量 2.1.8. 定点算术运算的脉动寄存器 2.1.9. 定点算术运算的双重累加寄存器 2.1.10. 定点算术运算的Output寄存器Bank
2.1.7. 定点算术运算的累加器、Chainout加法器和预加载常量 x
2.1.7.1. 动态Chainout
2.2. 浮点算术运算 x
2.2.1. 浮点算术运算的输入寄存器Bank 2.2.2. 浮点算术运算的流水线寄存器 2.2.3. 浮点算术运算的乘法器 2.2.4. 浮点算术运算的加法器或减法器 2.2.5. 浮点算术运算的输出寄存器Bank 2.2.6. 浮点算术运算的异常处理
3. 英特尔® Agilex™ 7可变精度DSP模块操作模式 x
3.1. 定点算术运算的操作模式 3.2. 浮点算术运算的操作模式
3.1. 定点算术运算的操作模式 x
3.1.1. 独立乘法器模式 3.1.2. 8×8 （无符号）或 9×9（有符号）Sum of 4模式 3.1.3. 乘法器加法器求和模式 3.1.4. 独立复数乘法器 3.1.5. 脉动FIR模式
3.1.1. 独立乘法器模式 x
3.1.1.1. 18 × 18或18 × 19独立乘法器 3.1.1.2. 27 × 27独立乘法器
3.1.4. 独立复数乘法器 x
3.1.4.1. 18 × 19乘法运算与36-Bit输入求和模式
3.1.5. 脉动FIR模式 x
3.1.5.1. 映射脉动模式用户视图到可变精度模块架构视图 3.1.5.2. 18-bit脉动FIR模式 3.1.5.3. 27-bit脉动FIR模式
3.2. 浮点算术运算的操作模式 x
3.2.1. FP32单精度浮点算术运算函数 3.2.2. FP16半精度浮点算术运算函数 3.2.3. 多浮点可变精度DSP模块函数
3.2.1. FP32单精度浮点算术运算函数 x
3.2.1.1. FP32乘法模式 3.2.1.2. 加法或减法模式 3.2.1.3. 乘法累加模式 3.2.1.4. FP32 Vector One模式 3.2.1.5. FP32 Vector Two模式
3.2.2. FP16半精度浮点算术运算函数 x
3.2.2.1. FP16支持的精度格式 3.2.2.2. 两个FP16乘法求和模式 3.2.2.3. 两个FP16乘法与FP32加法求和模式 3.2.2.4. 两个FP16乘法与累加求和模式 3.2.2.5. FP16 Vector One模式 3.2.2.6. FP16 Vector Two模式 3.2.2.7. FP16 Vector Three模式
3.2.3. 多浮点可变精度DSP模块函数 x
3.2.3.1. 乘加或乘减模式 3.2.3.2. 直接向量点积 3.2.3.3. 复数乘法
4. 英特尔® Agilex™ 7可变精度DSP块设计考量 x
4.1. 定点算术运算 4.2. 浮点算术运算 4.3. 英特尔® Agilex™ 7器件中的DSP块级联限制
4.1. 定点算术运算 x
4.1.1. 输入、流水线和输出寄存器的配置 4.1.2. 定点算术运算的内部系数和预加器 4.1.3. 定点算术运算的累加器 4.1.4. 定点算术运算的输入级联 4.1.5. Chainout加法器
4.1.1. 输入、流水线和输出寄存器的配置 x
4.1.1.1. Input寄存器的限制 4.1.1.2. 流水线寄存器的限制 4.1.1.3. 每操作模式支持的寄存器配置
4.1.4. 定点算术运算的输入级联 x
4.1.4.1. 动态Scanin
4.2. 浮点算术运算 x
4.2.1. 输入、流水线和输出寄存器的配置 4.2.2. Chainout加法器
4.2.1. 输入、流水线和输出寄存器的配置 x
4.2.1.1. FP32操作模式支持的寄存器配置 4.2.1.2. FP16操作模式支持的寄存器配置
5. Native Fixed Point DSP 英特尔® Agilex™ FPGA IP核参考 x
5.1. Native Fixed Point DSP 英特尔® Agilex™ FPGA IP发布信息 5.2. 支持的操作模式 5.3. 定点算术运算的最大输入数据宽度 5.4. 定点算术运算的最大Output数据宽度 5.5. 参数化Native Fixed Point DSP IP 5.6. Native Fixed Point DSP 英特尔® Agilex™ FPGA IP信号
5.3. 定点算术运算的最大输入数据宽度 x
5.3.1. 18 x 18 Plus 36模式中使用少于36-Bit操作数实例
5.5. 参数化Native Fixed Point DSP IP x
5.5.1. 操作模式选项卡 5.5.2. 输入级联选项卡 5.5.3. 预加器选项卡 5.5.4. 内部系数选项卡 5.5.5. 累加器/输出链接（Chaining） 5.5.6. 流水线 5.5.7. 清零信号
5.6. Native Fixed Point DSP 英特尔® Agilex™ FPGA IP信号 x
5.6.1. 9 × 9 Sum of 4模式信号 5.6.2. 18 × 18 Full模式信号 5.6.3. 18 × 18 Sum of Two模式信号 5.6.4. 18 × 18 Plus 36模式信号 5.6.5. 18 × 18脉动模式信号 5.6.6. 27 × 27模式信号
6. Multiply Adder Intel FPGA IP核参考 x
6.1. Multiply Adder Intel FPGA IP发布信息 6.2. 功能特性 6.3. 参数 6.4. 信号
6.2. 功能特性 x
6.2.1. 预加器 6.2.2. 脉动延迟寄存器 6.2.3. 预加载常量 6.2.4. 双重累加器
6.2.1. 预加器 x
6.2.1.1. 预加器简单模式 6.2.1.2. 预加器系数模式 6.2.1.3. 预加器输入模式 6.2.1.4. 预加器平方模式 6.2.1.5. 预加器常量模式
6.3. 参数 x
6.3.1. General选项卡 6.3.2. 特殊模式（Extra Modes） 6.3.3. 乘法器选项卡 6.3.4. 预加器选项卡 6.3.5. 累加器选项卡 6.3.6. 脉动/Chainout选项卡 6.3.7. 流水线选项卡
7. ALTMULT_COMPLEX Intel FPGA IP核参考 x
7.1. ALTMULT_COMPLEX Intel FPGA IP发布信息 7.2. 功能特性 7.3. 复数乘法 7.4. 参数 7.5. 信号
8. LPM_MULT Intel FPGA IP核参考 x
8.1. LPM_MULT Intel FPGA IP发布信息 8.2. 功能特性 8.3. 参数 8.4. 信号
8.3. 参数 x
8.3.1. General选项卡 8.3.2. General 2选项卡 8.3.3. 流水线选项卡
9. LPM_DIVIDE英特尔FPGA IP核 x
9.1. LPM_DIVIDE Intel FPGA IP发布信息 9.2. 功能特性 9.3. Verilog HDL Prototype（Verilog HDL原型开发） 9.4. VHDL组件声明 9.5. VHDL LIBRARY_USE Declaration（VHDL LIBRARY_USE声明） 9.6. 端口 9.7. 参数
9.7. 参数 x
9.7.1. General选项卡 9.7.2. General 1选项卡
10. Native Floating Point DSP 英特尔® Agilex™ FPGA IP参考 x
10.1. Native Floating Point DSP 英特尔® Agilex™ FPGA IP发布信息 10.2. Native Floating Point DSP 英特尔® Agilex™ FPGA IP核支持的操作模式 10.3. 参数化Native Floating Point DSP 英特尔® Agilex™ FPGA IP 10.4. Native Floating Point DSP 英特尔® Agilex™ FPGA IP核信号
10.3. 参数化Native Floating Point DSP 英特尔® Agilex™ FPGA IP x
10.3.1. General选项卡 10.3.2. Registers选项卡
10.4. Native Floating Point DSP 英特尔® Agilex™ FPGA IP核信号 x
10.4.1. FP32乘法模式信号 10.4.2. FP32加法或减法模式信号 10.4.3. FP32乘法与加法或减法模式信号 10.4.4. FP32乘法与累加模式信号 10.4.5. FP32 Vector One和Vector Two模式信号 10.4.6. 两个FP16乘法求和模式信号 10.4.7. 两个FP16乘法与FP32加法求和模式信号 10.4.8. 两个FP16乘法与累加求和模式信令 10.4.9. FP16 Vector One和Vector Two模式信号 10.4.10. FP16 Vector Three模式信号
1. 英特尔® Agilex™ 7可变精度DSP模块概述
2. 英特尔® Agilex™ 7可变精度DSP模块架构
3. 英特尔® Agilex™ 7可变精度DSP模块操作模式
4. 英特尔® Agilex™ 7可变精度DSP块设计考量
5. Native Fixed Point DSP 英特尔® Agilex™ FPGA IP核参考
6. Multiply Adder Intel FPGA IP核参考
7. ALTMULT_COMPLEX Intel FPGA IP核参考
8. LPM_MULT Intel FPGA IP核参考
9. LPM_DIVIDE英特尔FPGA IP核
10. Native Floating Point DSP 英特尔® Agilex™ FPGA IP参考
11. 英特尔® Agilex™ 7可变精度DSP模块用户指南存档
12. 英特尔® Agilex可变精度DSP模块用户指南文档修订历史

6.4. 信号

下表列出了Multiply Adder Intel FPGA IP 核的输入和输出信号。

表 91.   Multiply Adder Intel FPGA IP 输入信号
信号 是否需要 说明
dataa_0[]/dataa_1[]/dataa_2[]/dataa_3[] Yes 到乘法器的数据输入。输入端口[NUMBER_OF_MULTIPLIERS * WIDTH_A - 1 … 0]宽
datab_0[]/datab_1[]/datab_2[]/datab_3[] Yes 到乘法器的数据输入。输入信号[NUMBER_OF_MULTIPLIERS * WIDTH_B - 1 … 0]宽
datac_0[]/datac_1[]/datac_2[]/datac_3[] No 到乘法器的数据输入。输入信号[NUMBER_OF_MULTIPLIERS * WIDTH_C - 1, … 0]宽

为Select preadder mode参数选择INPUT以启用这些信号。

clock[1:0] No 到相应任何寄存器的时钟输入端口。此IP核中的任何寄存器都可以使用该信号。
aclr[1:0] No 到相应寄存器的异步清零输入。
sclr[1:0] No 到相应寄存器的同步清零输入。
ena[1:0] No 到相应寄存器的端口的使能信号零输入。
signa No 指定乘法器输入A的数值表示。如果signa信号为高电平，乘法器把乘法器输入A信号作为有符号数（signed number）。如果signa信号为低电平，乘法器把乘法器输入A信号作为无符号数（unsigned number）。

为What is the representation format for Multipliers A inputs参数选择VARIABLE以使能该信号。

signb No 指定乘法器输入B信号的数字表示。如果signb信号为高电平时，乘法器将乘法器输入B信号视为带符号的二进制补码（2的补码）。如果signb信号为低电平时，乘法器将乘法器输入B信号视为无符号数。
scanina[] No 扫描链A的输入。输入信号[WIDTH_A - 1，... 0]宽。当INPUT_SOURCE_A参数具有有SCANA值时，就需要scanina[]信号。
accum_sload No 动态指定累加器值是否恒定。如果accum_sload信号为低电平，则乘法器输出被加载到累加器。请勿同时使用accum_sload和sload_accum。
sload_accum No 动态指定累加器值是否恒定。如果sload_accum信号为高电平，则乘法器输出被加载到累加器。请勿同时使用accum_sload和sload_accum。
chainin[] No 前一阶段的加法器结果输入总线。输入信号[WIDTH_CHAININ - 1, … 0]宽。
addnsub1 No 对第一对乘法器的输出执行加法或减法。输入1到addnsub1信号以添加从第一对乘法器来的输出。输入0到addnsub1信号以减去从第一对乘法器来的输出。
addnsub3 No 对第一对乘法器的输出执行加法或减法。输入1到addnsub3信号添加从第二对乘法器来的输出。输入0到addnsub3信号减去从第一对乘法器来的输出。
coefsel0[] No 到第一个乘法器的系数输入信号[0:3]。
coefsel1[] No 到第二乘法器的系数输入信号[0:3]。
coefsel2[] No 到第三乘法器的系数输入信号[0:3]。
coefsel3[] No 到第四乘法器的系数输入信号[0:3]。
表 92.   Multiply Adder Intel FPGA IP输出信号
信号 是否需要 描述
result [] Yes 乘法器输出信号。输出信号[WIDTH_RESULT - 1 … 0]宽
scanouta [] No scan chain A的输出。输出信号[WIDTH_A - 1..0]宽。

选择两个以上乘法器，并为What is the input A of the multiplier connected to参数选择Scan chain input

以使能该信号。
二级标题