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7.4. 时序约束和分析
编号 | 是否完成? | 检查表项目 |
---|---|---|
1 | 确保时序约束完整并准确,包括所有时钟信号和I/O延迟。 | |
2 | 编译后查看Timing Analyzer报告,确保无时序违规。 | |
3 | 向 Intel® Agilex™ 器件提供数据时,确保输入I/O的时间没有违规。 |
在FPGA设计流程中,准确的时序约束支持时序驱动综合软件和布局布线软件获得最佳结果。时序约束对于确保设计满足其时序要求非常关键,它表示器件正常工作时必须满足的实际设计要求。 Intel® Quartus® Prime软件针对每个器件速度等级,采用不同的时序模型, 优化并分析您的设计,因此必须针对相应正确的速度等级进行时序分析。如果未对时序路径进行充分地约束,分析和验证是否满足要求,则最终编程器件可能无法按预期运行。
Intel® Quartus® Prime软件包括 Intel® Quartus® Prime Timing Analyzer,它是一款强大的ASIC型时序分析工具,可验证设计中所有逻辑的时序性能。该工具支持行业标准的 Synopsys* (SDC)格式时序约束,具有易用的GUI及交互式时序报告。是约束高速源同步接口(high-speed source-synchronous interface)和时钟多路复用设计结构的最佳选择。
全面的静态时序分析包括分析寄存器之间,I/O,和异步复位路径。为设计中的所有时钟指定频率和相互关系非常重要。使用输入和输出延迟约束来指定外部器件或电路板时序参数。为外部接口组件指定准确的时序要求,以反映确切的系统含义。
Timing Analyzer对整个系统执行静态时序分析,使用数据所需的时间,数据达到时间和时钟到达时间来,从而验证电路性能并检测可能的时序违规。它确定了设计正常运行时必须满足的时序关系。
可使用report_datasheet命令生成一个数据表报告,总结整个设计的I/O时序特征。
请参阅 Intel® Quartus® Prime Pro Edition用户指南:Timing Analyzer获得有关时许约束的更多信息。