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5.3.3. FPGA EMIF设计考量
编号 | 是否完成? | 检查表 |
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1 | 对每个存储器接口使用External Memory Interfaces Intel® Agilex™ FPGA IP核,并遵循正确文档中的连接指导和限制。 | |
2 | 给定子bank中的大多数存储器管脚连接到专用位置。请参阅 Intel® Agilex™ External Memory Interface Pin Information确定EMIF接口可用管脚的使用,并参阅 Intel® Agilex™ Device Family Pin Connection Guidelines了解管脚分配。 | |
3 | 生成External Memory Interfaces Intel Calibration IP并将其连接到位于相同I/O行中的所有EMIF接口。 |
Intel® Agilex™ 器件提供的高效体系结构可通过宽型外部存储器接口中的小型模块化I/O bank与其快速轻松地适配。 Intel® Agilex™ FPGA可支持位于顶部或底部I/O行上任意I/O bank处的DDR外部存储器。一个存储器接口可占据1个或多个子块(sub-bank)。在需要多个sub-bank时,必须使用连续的sub-bank。
数据结点DQS和数据DQ管脚位于 Intel® Agilex™ 器件中的固定位置。设计器件pin-out之前,请先参阅存储器接口指导了解连接这些或其他存储器相关信号的详细信息和重要限制。
地址/命令bank内的地址和命令管脚必须按照固定的pin-out方案,而该方案会依照您IP核生成的<variation_name>_readme.txt文件中的定义。该pin-out方案会因为存储器接口拓扑情况而各不相同。该pin-out方案还属于必须遵循的硬件要求。有些方案需要3条lane来执行地址和命令管脚,而其他方案可能需要4条lane才行。
优化自校准External Memory Interfaces IP核旨在利用 Intel® Agilex™ I/O结构优势。External Memory Interfaces IP核支持设置外部存储器接口功能并帮助设置最适合您系统的物理接口(PHY)。如果在使用Intel FPGA IP核的器件设计了多个存储器接口,就需要为每个实例生成一个唯一的接口,以确保良好结果,而非设计一次就要多次例化。
在 Intel® Agilex™ 器件中,校准IP例化独立于EMIF IP核。但每个EMIF IP核必须连接校准IP。一个I/O行中仅可有一个校准IP。如果多个EMIF IP核位于同一I/O行,就需要将该行中的所有接口连接同一校准IP。
以下检查表补充说明EMIF用户指南中提供的限制内容。编号 | 是否完成? | 检查 表 |
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1 | 给定bank(2个sub-banks)中的96个管脚共享相同电压电平。 | |
2 | 不允许将所使用数据bank的I/O lane中尚未使用的管脚或EMIF接口的地址/命令bank用作GPIO信号。 | |
3 | 不允许任意布局data lane内的数据掩码管脚。如果使能了DM/RDI/WDBI,则必须使用Pin index 6作为数据掩码管脚。 | |
4 | 不再支持PLL参考时钟的True LVDS输入时钟。 Intel® 建议外部存储器接口拥有自己的PLL参考时钟源。请参阅 Intel® Agilex™ Device Data Sheet了解更多有关时钟和电压的信息。 | |
5 | 每个EMIF接口必须拥有自己的RZQ管脚,并且必须放置于Lane 2,地址/命令tiles的pin index 2中。 |
编号 | 是否完成? | 检查表 |
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1 | 执行电路板仿真以确定地址/命令和数据路径上有充裕量。 | |
2 | 如果正在使用DIMM,但并未将其用于设计,则将每个FPGA信号连接到DIMM(例如:较宽的地址宽度,所有CS/CKE/ODT信号) | |
3 | 有用于电压轨的探针点,地址/命令通道(channel)信号和一个data lane。 | |
4 | 对EMIF使用可编程参考时钟生成器以支持多操作频率。 | |
5 | 为插座/冷却液,和DIMM上的逻辑分析仪接口留出足够的空间。 |
上述指南内容可确保电路板设计有足够的裕量,并支持简便探测关键信号和调试期间电压轨的稳定性。更换参考时钟生成器的特性支持测试多操作频率接口。如果该接口以较低速率运行,则该接口布局正确并可正常工作。