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6.1.8.5.2. 时钟走线信号完整性
编号 | 是否完成? | 检查表项目 |
---|---|---|
1 | 设计无噪声的配置时钟走线。 |
配置中所用时钟的电路板走线,例如TCK、AS_CLK、AVSTx8_CLK、AVST_CLK、SDMMC_CFG_CCLK和OSC_CLK_1时钟输入,应该生成无过冲,无下冲或无响铃的干净信号。设计电路板时,采用与布局时钟线相同的方法布局配置时钟走线。时钟信号中的任何过冲、下冲、响铃或其他噪声都能导致配置失败。确保时钟布线成带状线。使时钟布线远离任何高速信号,以便将时钟信号与其他信号隔离。