AN 886: Intel® Agilex™ SoC器件设计指南

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ID 683634
日期 1/22/2021
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1. 介绍 Intel® Agilex™ 器件设计指南 2. 系统规范 3. 器件选择 4. 安全考量 5. 设计条目 6. 电路板和软件考量 7. 设计实现、分析、优化和验证 8. 调试 9. Intel® Agilex™ SoC FPGA嵌入式软件设计指南
1. 介绍 Intel® Agilex™ 器件设计指南 x
1.1. 设计流程 1.2. Intel® Agilex™ 器件设计指南介绍修订历史
2. 系统规范 x
2.1. 设计规范 2.2. 安装 Intel® Quartus® Prime 软件 2.3. IP选择 2.4. 仿真 2.5. 准备设计条目 2.6. I/O摘要 2.7. 在器件中使用 Intel® Agilex™ HPS 2.8. 系统规范修订历史
2.3. IP选择 x
2.3.1. 评估可用HPS IP 2.3.2. 选择软IP和I/O接口
2.3.2. 选择软IP和I/O接口 x
2.3.2.1. IP核
2.5. 准备设计条目 x
2.5.1. 代码风格和设计建议 2.5.2. Platform Designer
3. 器件选择 x
3.1. 器件种类 3.2. PLL和时钟布线 3.3. 逻辑、存储器和乘法器密集度 3.4. I/O管脚数、LVDS SERDES通道和封装形式 3.5. 速度等级 3.6. 纵向器件移植 3.7. 器件选择修订历史
4. 安全考量 x
4.1. 安全考量修订历史
5. 设计条目 x
5.1. SoC器件的设计条目 5.2. 仅FPGA器件的设计条目 5.3. EMIF考量 5.4. Nios® II 5.5. 收发器规划 5.6. 重新配置 5.7. 设计条目修订历史
5.1. SoC器件的设计条目 x
5.1.1. 防火墙规划 5.1.2. 引导与配置考量 5.1.3. HPS时钟和复位设计考量 5.1.4. 复位配置 5.1.5. HPS管脚复用设计考量 5.1.6. HPS I/O设置：约束和驱动强度 5.1.7. HPS接口设计指南 5.1.8. FPGA和HPS之间的接口 5.1.9. 实现 Intel® Agilex™ HPS组件
5.1.2. 引导与配置考量 x
5.1.2.1. 选择HPS引导选项 5.1.2.2. 配置源 5.1.2.3. 远程系统更新(RSU)
5.1.3. HPS时钟和复位设计考量 x
5.1.3.1. HPS时钟规划 5.1.3.2. 早期管脚规划与I/O约束分析 5.1.3.3. HPS时钟，复位和PoR的管脚功能与连接 5.1.3.4. Remote System Update (RSU) 功能的Direct to Factory Pin支持 5.1.3.5. 内部时钟 5.1.3.6. HPS外设复位管理
5.1.4. 复位配置 x
5.1.4.1. HPS外设复位管理 5.1.4.2. 系统复位考量
5.1.7. HPS接口设计指南 x
5.1.7.1. 选择PHY接口的设计考量 5.1.7.2. USB接口设计指南 5.1.7.3. SD/MMC和eMMC Card接口设计指南 5.1.7.4. Flash接口设计指南 5.1.7.5. UART接口设计指南 5.1.7.6. I2C接口设计指南
5.1.7.1. 选择PHY接口的设计考量 x
5.1.7.1.1. HPS EMAC PHY接口 5.1.7.1.2. RMII和RGMII PHY接口 RMII 接口时钟方案 指南：请参阅 Intel® Agilex™ FPGA Data Sheet了解在应用程序中选择REF_CLK源的规定。 指南：考虑数据和控制信号上的布线时延和偏斜，以确保符合HPS SoC Device数据表和PHY数据表中规定的设置和保持要求。 指南：确保REF_CLK源满足占空比要求。 RGMII I/O管脚时序 发送路径建立/保持 指南：对于来自 Intel® Agilex™ 器件的TX_CLK，必须引入1.8 ns I/O延迟才能满足RGMII规定中的1.0 ns PHY最小输入建立/保持时间。 接收路径建立/保持 指南：如果PHY不支持RGMII-ID，则请使用 Intel® Agilex™ SoC HPS专用I/O或FPGA I/O中的可配置延迟组件将RX_CLK置于中心RX_DATA/CTL数据有效窗口的正中间。 指南：由于带有1000BASE-X PCS选项的TSE MAC IP不再提供收发器I/O选项, 因此可使用 Intel® Agilex™ HPS EMAC实例中的FPGA收发器I/O实现SGMII PHY接口，但必须将PCS I/O选项选择为"NONE"，这样将获得一个TBI接口。收发器PHY IP必须单独例化并连接 Intel® Agilex™ 器件。 5.1.7.1.3. 通过FPGA I/O连接的PHY接口 5.1.7.1.4. 考虑器件驱动器可用性 5.1.7.1.5. MDIO 5.1.7.1.6. 信号完整性
5.1.7.4. Flash接口设计指南 x
5.1.7.4.1. NAND Flash接口设计指南
5.1.8. FPGA和HPS之间的接口 x
5.1.8.1. HPS存储器映射接口概述 5.1.8.2. 建议的系统拓扑 5.1.8.3. SoC-to-FPGA接口设计的建议起点 5.1.8.4. 有关如何配置和使用桥接的信息
5.1.8.1. HPS存储器映射接口概述 x
5.1.8.1.1. SoC-to-FPGA桥接 5.1.8.1.2. 轻量级SoC-to-FPGA桥接 5.1.8.1.3. FPGA-to-SoC桥接 5.1.8.1.4. 接口带宽
5.1.8.2. 建议的系统拓扑 x
5.1.8.2.1. 系统级高速缓存一致性 5.1.8.2.2. HPS访问到FPGA架构 5.1.8.2.3. MPU与FPGA共享数据 5.1.8.2.4. 从FPGA进行可高速缓存和不可高速缓存数据访问的实例
5.2. 仅FPGA器件的设计条目 x
5.2.1. 时钟和复位设计考量 5.2.2. I/O和时钟规划
5.2.2. I/O和时钟规划 x
5.2.2.1. 实现FPGA管脚分配 5.2.2.2. FPGA器件的早期管脚规划与I/O分配分析 5.2.2.3. I/O特性与管脚连接 5.2.2.4. 时钟和PLL选择 5.2.2.5. PLL特性指南 5.2.2.6. 时钟控制特性 5.2.2.7. I/O同步开关噪声
5.2.2.3. I/O特性与管脚连接 x
5.2.2.3.1. I/O信令类型 5.2.2.3.2. 可选的I/O标准和灵活的I/O Bank检查表 5.2.2.3.3. 两用和特殊管脚连接 5.2.2.3.4. Intel® Agilex™ I/O特性
5.2.2.5. PLL特性指南 x
5.2.2.5.1. 时钟反馈模式 5.2.2.5.2. 时钟输出
5.3. EMIF考量 x
5.3.1. 存储器接口 5.3.2. HPS EMIF设计考量 5.3.3. FPGA EMIF设计考量
5.3.2. HPS EMIF设计考量 x
5.3.2.1. HPS连接SDRAM的注意事项 5.3.2.2. HPS EMIF I/O位置 5.3.2.3. HPS存储器调试
6. 电路板和软件考量 x
6.1. 系统和电路板早期规划 6.2. Intel® Agilex™ SoC FPGA的电路板设计指南 6.3. 电路板设计的管脚连接考量 6.4. 电路板考量修订历史
6.1. 系统和电路板早期规划 x
6.1.1. SmartVID 6.1.2. 早期功耗评估 6.1.3. 散热管理和设计 6.1.4. 使用温度感应的散热管理 6.1.5. 电压传感器 6.1.6. 器件上电 6.1.7. 电源管脚连接和电源 6.1.8. 器件配置规划
6.1.7. 电源管脚连接和电源 x
6.1.7.1. 去耦电容 6.1.7.2. PLL电路板设计指南 6.1.7.3. 收发器电路板设计指南
6.1.8. 器件配置规划 x
6.1.8.1. 器件上电循环和重新配置 6.1.8.2. 配置方案选择 6.1.8.3. 配置特性 6.1.8.4. Intel® Quartus® Prime配置设置 6.1.8.5. 配置管脚连接
6.1.8.2. 配置方案选择 x
6.1.8.2.1. 串行配置器件 6.1.8.2.2. 下载电缆
6.1.8.4. Intel® Quartus® Prime配置设置 x
6.1.8.4.1. 可选配置管脚 6.1.8.4.2. 两用配置管脚
6.1.8.5. 配置管脚连接 x
6.1.8.5.1. 配置管脚电压电平 6.1.8.5.2. 时钟走线信号完整性 6.1.8.5.3. JTAG引脚 6.1.8.5.4. MSEL配置模式管脚 6.1.8.5.5. 其他配置管脚
6.2. Intel® Agilex™ SoC FPGA的电路板设计指南 x
6.2.1. HPS的边界扫描 6.2.2. 嵌入式软件调试和跟踪
6.3. 电路板设计的管脚连接考量 x
6.3.1. 与电路板相关的 Intel® Quartus® Prime设置 6.3.2. 信号完整性考量 6.3.3. 板级仿真和高级I/O时序分析
6.3.1. 与电路板相关的 Intel® Quartus® Prime设置 x
6.3.1.1. 未使用的管脚
6.3.2. 信号完整性考量 x
6.3.2.1. 高速电路板设计 6.3.2.2. 电压参考管脚 6.3.2.3. 同步开关噪声 6.3.2.4. I/O终端匹配
7. 设计实现、分析、优化和验证 x
7.1. 选择综合工具 7.2. 器件资源利用报告 7.3. Intel® Quartus® Prime消息 7.4. 时序约束和分析 7.5. 面积与时序优化 7.6. 保留性能和减少编译时间 7.7. 使用 Intel® Hyperflex™ 进行设计 7.8. 仿真 7.9. 功耗分析（Power Analysis） 7.10. 功耗优化 7.11. 设计实现、分析、优化和验证修订历史
7.4. 时序约束和分析 x
7.4.1. 建议的时序优化和分析约束
7.10. 功耗优化 x
7.10.1. 器件和设计功耗优化技术 7.10.2. Intel® Quartus® Prime功耗优化技术
7.10.1. 器件和设计功耗优化技术 x
7.10.1.1. 器件速度等级 7.10.1.2. 时钟电源管理 7.10.1.3. 降低存储器功耗 7.10.1.4. I/O功耗指南
7.10.2. Intel® Quartus® Prime功耗优化技术 x
7.10.2.1. Power Optimization Advisor
8. 调试 x
8.1. 片上调试概述 8.2. 片上调试工具 8.3. 调试的修订历史
8.1. 片上调试概述 x
8.1.1. 调试工具规划指导
9. Intel® Agilex™ SoC FPGA嵌入式软件设计指南 x
9.1. 概述 9.2. Golden Hardware Reference Design (GHRD) 9.3. 定义软件要求 9.4. 定义软件体系结构 9.5. 选择软件工具 9.6. 选择Bootloader软件 9.7. 选择应用程序的操作系统 9.8. 组装Linux*的软件开发平台 9.9. 组装Partner OS或RTOS的软件开发平台 9.10. 驱动程序考量 9.11. 引导与配置考量 9.12. System Reset考量 9.13. Flash考量 9.14. 开发应用程序 9.15. 测试和验证 9.16. 嵌入式软件设计指南修订历史
9.5. 选择软件工具 x
9.5.1. 选择软件构建工具 9.5.2. 选择软件调试工具 9.5.3. 选择软件跟踪工具
9.7. 选择应用程序的操作系统 x
9.7.1. 使用Linux*或RTOS 9.7.2. 将Bootloader用作Bare-Metal Framework 9.7.3. 使用Symmetrical（对称）与Asymmetrical（非对称） 多处理 (SMP vs. AMP) 模式
9.8. 组装Linux*的软件开发平台 x
9.8.1. 组装Linux*的Golden System Reference Design (GSRD) 9.8.2. 源代码管理考量
9.11. 引导与配置考量 x
9.11.1. 配置源 9.11.2. Configuration Flash Memory(配置闪存存储器) 9.11.3. 配置时钟 9.11.4. 选择HPS引导选项 9.11.5. HPS引导源 9.11.6. 远程系统更新（RSU）
9.13. Flash考量 x
9.13.1. Flash编程方法 9.13.2. 使用单个flash进行FPGA配置和HPS大容量存储
1. 介绍 Intel® Agilex™ 器件设计指南
2. 系统规范
3. 器件选择
4. 安全考量
5. 设计条目
6. 电路板和软件考量
7. 设计实现、分析、优化和验证
8. 调试
9. Intel® Agilex™ SoC FPGA嵌入式软件设计指南

5.1.7.1.2. RMII和RGMII PHY接口

确定是否使用RMII或RGMII PHY接口。

RMII

对所有端口中的传输和接口路径，RMII使用单个集中式系统同步50 MHz时钟源（REF_CLK）。这样可简化系统时钟，并减少高密集度端口系统系统中的管脚数量，因为您的设计可使用单板振荡器，而非依每个端口TX_CLK/RX_CLK源同步始终配对。

RMII使用2-bit宽传输和接收数据路径。所有数据和控制信号都同步于REF_CLK上升沿。不使用RX_ER控制信号。10Mbps模式下，所有数据和控制信号均保持有效到10个REF_CLK时钟周期。

图 2. RMII MAC/PHY 接口

接口时钟方案

EMAC和RMII PHY可提供50 MHz REF_CLK源。使用已现存的时钟资源，例如HPS_OSC_CLK输入，内部PLL进一步简化系统时钟设计，并消除需要其他时钟源。

本节讨论针对HPS EMAC作为源和PHY作为源的REF_CLK的系统设计方案。

指南：请参阅 Intel® Agilex™ FPGA Data Sheet了解在应用程序中选择REF_CLK源的规定。

注： 请确保选择的PHY支持应用程序中的REF_CLK时钟方案。请注意 Intel® Agilex™ FPGA Data Sheet中规定的要求和使用注意事项。
可使用以下两种以REF_CLK作为源的方法：
  • HPS-Sourced REF_CLK
  • PHY-Sourced REF_CLK
图 3. HPS作为源的REF_CLK该方案中，请将EMAC的HPS RMII I/O TX_CLK输出连接HPS RMII I/O RX_CLK和PHY REF_CLK输入。
图 4. PHY作为源的REF_CLK该方案中，请将PHY的REF_CLK输出连接EMAC的HPS RMII I/O RX_CLK输入。EMAC的HPS RMII I/O TX_CLK输出保持未连接。要使得PHY能够作为REF_CLK的源通常需通过管脚引导（bootstrapping）来实现，并且需要外部晶振或时钟输入来生成REF_CLK。

如果RX_CLK的路由是从源到MAC，再连接PHY的菊花链，或者从源连接PHY，就必须考虑飞行时间差异，因为2个REF_CLK负载从不同时间观察时钟。

指南：考虑数据和控制信号上的布线时延和偏斜，以确保符合HPS SoC Device数据表和PHY数据表中规定的设置和保持要求。

无需信号长度匹配，除非您的信号长度超过24英寸。信号超出长度的情况下，就必须执行一些基本的时序分析，包括时钟时延与数据时延。

50 MHz的REF_CLK周期为20 ns并且保持该频率， 无论PHY是否设置为10Mbps或100Mbps模式。

HPS EMAC中的所有时钟都基于RX_CLK计时，因此REF_CLK的Tco和PCB飞行时间，无论是从EMAC还是PHY都可以忽略。最长12英寸的常见电路板走线仅产生2 ns的飞行时间，而RXD到RX_CLK的Tsu最小为4 ns，远低于20 ns周期。

相对于RX_CLK，即使RXD有2 ns保持要求，也很容易满足。因为无论是MAC或 PHY的RX_CLK，其TXD的Tco都大于2 ns。对于 Intel® Agilex™ SoC器件，RX_CLK中TXD的Tco为2 ns至10 ns。

指南：确保REF_CLK源满足占空比要求。

REF_CLK无抖动规范，但有35%-65%的占空比要求。该要求仅针对 Intel® Agilex™ SoC器件的PLL和GPIO时钟输出或来自HPS IP的TX_CLK信号。

RGMII

RGMII是最常见接口，其支持PHY层的10 Mbps，100 Mbps和1000 Mbps连接速度。

RGMII使用4-bit宽发送和接收数据路径，每个路径有其自己的源同步时钟。所有发送数据和控制信号都源同步于TX_CLK，且所有接收数据和控制信号源同步到RX_CLK。

对于所有速度模式，TX_CLK由MAC提供时钟源，而RX_CLK由PHY提供时钟源。在1000 Mbps模式下，TX_CLK和RX_CLK为125 MHz，使用Dual Data Rate (DDR)信号。10 Mbps和100 Mbps模式下，TX_CLK和RX_CLK分别为2.5 MHz和25 MHz，并且使用上升沿Single Data Rate (SDR)信号。

图 5. RMII MAC/PHY接口

I/O管脚时序

本节从满足1000 Mbps模式下各种要求的角度出发，介绍RGMII接口时序。1000 Mbps模式下，接口时序裕量要求最高。因而此处需考虑的方案有且仅有这一个。

125 MHz时，周期为8 ns，但由于两个沿都已使用，因而有效沿周期仅为4 ns。TX和RX总线分离但时钟源同步，从而简化了时序。RGMII规定要求从任意方向上接收器的DATA开始延迟CLK最短1.0 ns到最长2.6 ns。

换言之，必须延迟从MAC输出到PHY输入的 TX_CLK，并延迟从PHY输出到MAC输入的RX_CLK。输出管脚出测得每个方向上，信号在规定的+/- 500 ps RGMII偏斜内同步传输。每个方向所需的最小延迟为1 ns，但 Intel® 建议将延迟目标定为1.5 ns到2.0 ns，以确保足够的时序裕量。

发送路径建立/保持

仅设置和保持连接到与发送相关的TX_CTL和TXD[3:0]的TX_CLK。 Intel® Agilex™ I/O可在输出上提供~100 ps递增的其他延迟，最多达到~3 ns。请参阅 Intel® Agilex™ FPGA Data Sheet获得具体值。 使用HPS专用I/O时对EMAC的TX_CLK输出增加的延迟，可在HPS Platform Designer IP component I/O Delays参数中进行配置。

指南：对于来自 Intel® Agilex™ 器件的TX_CLK，必须引入1.8 ns I/O延迟才能满足RGMII规定中的1.0 ns PHY最小输入建立/保持时间。

接收路径建立/保持

仅需考虑与接收时序的RX_CTL和RXD[3:0]连接的RX_CLK的设置和保持。 Intel® Agilex™ I/O可支持提供输入上的其他延迟最多达到2.25 ns3。请参阅 Intel® Agilex™ FPGA Data Sheet了解具体值。对于 Intel® Agilex™ 器件输入，最高达到2.25 ns3的 I/O延迟可实现 RX_CLK的该时序，且无需考虑PHY侧或板走线延迟侧。

指南：如果PHY不支持RGMII-ID，则请使用 Intel® Agilex™ SoC HPS专用I/O或FPGA I/O中的可配置延迟组件将RX_CLK置于中心RX_DATA/CTL数据有效窗口的正中间。

如果使用HPS I/O，请配置HPS Platform Designer IP组件中RX_CLK上的延迟。如果使用FPGA I/O，请通过工程设置文件(.qsf)中的输入延迟设置添加RX_CLK输入延迟。

指南：由于带有1000BASE-X PCS选项的TSE MAC IP不再提供收发器I/O选项, 因此可使用 Intel® Agilex™ HPS EMAC实例中的FPGA收发器I/O实现SGMII PHY接口，但必须将PCS I/O选项选择为"NONE"，这样将获得一个TBI接口。收发器PHY IP必须单独例化并连接 Intel® Agilex™ 器件。

相关信息
3 该值尚待表征。
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