AN 886: Intel® Agilex™ SoC器件设计指南

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ID 683634
日期 1/22/2021
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文档目录 x
1. 介绍 Intel® Agilex™ 器件设计指南 2. 系统规范 3. 器件选择 4. 安全考量 5. 设计条目 6. 电路板和软件考量 7. 设计实现、分析、优化和验证 8. 调试 9. Intel® Agilex™ SoC FPGA嵌入式软件设计指南
1. 介绍 Intel® Agilex™ 器件设计指南 x
1.1. 设计流程 1.2. Intel® Agilex™ 器件设计指南介绍修订历史
2. 系统规范 x
2.1. 设计规范 2.2. 安装 Intel® Quartus® Prime 软件 2.3. IP选择 2.4. 仿真 2.5. 准备设计条目 2.6. I/O摘要 2.7. 在器件中使用 Intel® Agilex™ HPS 2.8. 系统规范修订历史
2.3. IP选择 x
2.3.1. 评估可用HPS IP 2.3.2. 选择软IP和I/O接口
2.3.2. 选择软IP和I/O接口 x
2.3.2.1. IP核
2.5. 准备设计条目 x
2.5.1. 代码风格和设计建议 2.5.2. Platform Designer
3. 器件选择 x
3.1. 器件种类 3.2. PLL和时钟布线 3.3. 逻辑、存储器和乘法器密集度 3.4. I/O管脚数、LVDS SERDES通道和封装形式 3.5. 速度等级 3.6. 纵向器件移植 3.7. 器件选择修订历史
4. 安全考量 x
4.1. 安全考量修订历史
5. 设计条目 x
5.1. SoC器件的设计条目 5.2. 仅FPGA器件的设计条目 5.3. EMIF考量 5.4. Nios® II 5.5. 收发器规划 5.6. 重新配置 5.7. 设计条目修订历史
5.1. SoC器件的设计条目 x
5.1.1. 防火墙规划 5.1.2. 引导与配置考量 5.1.3. HPS时钟和复位设计考量 5.1.4. 复位配置 5.1.5. HPS管脚复用设计考量 5.1.6. HPS I/O设置：约束和驱动强度 5.1.7. HPS接口设计指南 5.1.8. FPGA和HPS之间的接口 5.1.9. 实现 Intel® Agilex™ HPS组件
5.1.2. 引导与配置考量 x
5.1.2.1. 选择HPS引导选项 5.1.2.2. 配置源 5.1.2.3. 远程系统更新(RSU)
5.1.3. HPS时钟和复位设计考量 x
5.1.3.1. HPS时钟规划 5.1.3.2. 早期管脚规划与I/O约束分析 5.1.3.3. HPS时钟，复位和PoR的管脚功能与连接 5.1.3.4. Remote System Update (RSU) 功能的Direct to Factory Pin支持 5.1.3.5. 内部时钟 5.1.3.6. HPS外设复位管理
5.1.4. 复位配置 x
5.1.4.1. HPS外设复位管理 5.1.4.2. 系统复位考量
5.1.7. HPS接口设计指南 x
5.1.7.1. 选择PHY接口的设计考量 5.1.7.2. USB接口设计指南 5.1.7.3. SD/MMC和eMMC Card接口设计指南 5.1.7.4. Flash接口设计指南 5.1.7.5. UART接口设计指南 5.1.7.6. I2C接口设计指南
5.1.7.1. 选择PHY接口的设计考量 x
5.1.7.1.1. HPS EMAC PHY接口 5.1.7.1.2. RMII和RGMII PHY接口 5.1.7.1.3. 通过FPGA I/O连接的PHY接口 指南：在Platform Designer中配置HPS组件时，请指定PHY接口发送时钟频率。 GMII/MII 指南：应用时序约束并使用Timing Analyzer验证时序。 指南：FPGA I/O边界处的寄存器接口I/O 指南：考虑MII模式下的发送时序。 适配RGMII 适配RMII 指南：提供一个50 MHz REF_CLK 源。 指南：适配发送和接收数据与控制路径。 指南：在HPS EMAC MII tx_clk_in时钟输入上提供无干扰时钟源 适配SGMII 指南：使用Platform Designer中的GMII到SGMII Adapter IP。 5.1.7.1.4. 考虑器件驱动器可用性 5.1.7.1.5. MDIO 5.1.7.1.6. 信号完整性
5.1.7.4. Flash接口设计指南 x
5.1.7.4.1. NAND Flash接口设计指南
5.1.8. FPGA和HPS之间的接口 x
5.1.8.1. HPS存储器映射接口概述 5.1.8.2. 建议的系统拓扑 5.1.8.3. SoC-to-FPGA接口设计的建议起点 5.1.8.4. 有关如何配置和使用桥接的信息
5.1.8.1. HPS存储器映射接口概述 x
5.1.8.1.1. SoC-to-FPGA桥接 5.1.8.1.2. 轻量级SoC-to-FPGA桥接 5.1.8.1.3. FPGA-to-SoC桥接 5.1.8.1.4. 接口带宽
5.1.8.2. 建议的系统拓扑 x
5.1.8.2.1. 系统级高速缓存一致性 5.1.8.2.2. HPS访问到FPGA架构 5.1.8.2.3. MPU与FPGA共享数据 5.1.8.2.4. 从FPGA进行可高速缓存和不可高速缓存数据访问的实例
5.2. 仅FPGA器件的设计条目 x
5.2.1. 时钟和复位设计考量 5.2.2. I/O和时钟规划
5.2.2. I/O和时钟规划 x
5.2.2.1. 实现FPGA管脚分配 5.2.2.2. FPGA器件的早期管脚规划与I/O分配分析 5.2.2.3. I/O特性与管脚连接 5.2.2.4. 时钟和PLL选择 5.2.2.5. PLL特性指南 5.2.2.6. 时钟控制特性 5.2.2.7. I/O同步开关噪声
5.2.2.3. I/O特性与管脚连接 x
5.2.2.3.1. I/O信令类型 5.2.2.3.2. 可选的I/O标准和灵活的I/O Bank检查表 5.2.2.3.3. 两用和特殊管脚连接 5.2.2.3.4. Intel® Agilex™ I/O特性
5.2.2.5. PLL特性指南 x
5.2.2.5.1. 时钟反馈模式 5.2.2.5.2. 时钟输出
5.3. EMIF考量 x
5.3.1. 存储器接口 5.3.2. HPS EMIF设计考量 5.3.3. FPGA EMIF设计考量
5.3.2. HPS EMIF设计考量 x
5.3.2.1. HPS连接SDRAM的注意事项 5.3.2.2. HPS EMIF I/O位置 5.3.2.3. HPS存储器调试
6. 电路板和软件考量 x
6.1. 系统和电路板早期规划 6.2. Intel® Agilex™ SoC FPGA的电路板设计指南 6.3. 电路板设计的管脚连接考量 6.4. 电路板考量修订历史
6.1. 系统和电路板早期规划 x
6.1.1. SmartVID 6.1.2. 早期功耗评估 6.1.3. 散热管理和设计 6.1.4. 使用温度感应的散热管理 6.1.5. 电压传感器 6.1.6. 器件上电 6.1.7. 电源管脚连接和电源 6.1.8. 器件配置规划
6.1.7. 电源管脚连接和电源 x
6.1.7.1. 去耦电容 6.1.7.2. PLL电路板设计指南 6.1.7.3. 收发器电路板设计指南
6.1.8. 器件配置规划 x
6.1.8.1. 器件上电循环和重新配置 6.1.8.2. 配置方案选择 6.1.8.3. 配置特性 6.1.8.4. Intel® Quartus® Prime配置设置 6.1.8.5. 配置管脚连接
6.1.8.2. 配置方案选择 x
6.1.8.2.1. 串行配置器件 6.1.8.2.2. 下载电缆
6.1.8.4. Intel® Quartus® Prime配置设置 x
6.1.8.4.1. 可选配置管脚 6.1.8.4.2. 两用配置管脚
6.1.8.5. 配置管脚连接 x
6.1.8.5.1. 配置管脚电压电平 6.1.8.5.2. 时钟走线信号完整性 6.1.8.5.3. JTAG引脚 6.1.8.5.4. MSEL配置模式管脚 6.1.8.5.5. 其他配置管脚
6.2. Intel® Agilex™ SoC FPGA的电路板设计指南 x
6.2.1. HPS的边界扫描 6.2.2. 嵌入式软件调试和跟踪
6.3. 电路板设计的管脚连接考量 x
6.3.1. 与电路板相关的 Intel® Quartus® Prime设置 6.3.2. 信号完整性考量 6.3.3. 板级仿真和高级I/O时序分析
6.3.1. 与电路板相关的 Intel® Quartus® Prime设置 x
6.3.1.1. 未使用的管脚
6.3.2. 信号完整性考量 x
6.3.2.1. 高速电路板设计 6.3.2.2. 电压参考管脚 6.3.2.3. 同步开关噪声 6.3.2.4. I/O终端匹配
7. 设计实现、分析、优化和验证 x
7.1. 选择综合工具 7.2. 器件资源利用报告 7.3. Intel® Quartus® Prime消息 7.4. 时序约束和分析 7.5. 面积与时序优化 7.6. 保留性能和减少编译时间 7.7. 使用 Intel® Hyperflex™ 进行设计 7.8. 仿真 7.9. 功耗分析（Power Analysis） 7.10. 功耗优化 7.11. 设计实现、分析、优化和验证修订历史
7.4. 时序约束和分析 x
7.4.1. 建议的时序优化和分析约束
7.10. 功耗优化 x
7.10.1. 器件和设计功耗优化技术 7.10.2. Intel® Quartus® Prime功耗优化技术
7.10.1. 器件和设计功耗优化技术 x
7.10.1.1. 器件速度等级 7.10.1.2. 时钟电源管理 7.10.1.3. 降低存储器功耗 7.10.1.4. I/O功耗指南
7.10.2. Intel® Quartus® Prime功耗优化技术 x
7.10.2.1. Power Optimization Advisor
8. 调试 x
8.1. 片上调试概述 8.2. 片上调试工具 8.3. 调试的修订历史
8.1. 片上调试概述 x
8.1.1. 调试工具规划指导
9. Intel® Agilex™ SoC FPGA嵌入式软件设计指南 x
9.1. 概述 9.2. Golden Hardware Reference Design (GHRD) 9.3. 定义软件要求 9.4. 定义软件体系结构 9.5. 选择软件工具 9.6. 选择Bootloader软件 9.7. 选择应用程序的操作系统 9.8. 组装Linux*的软件开发平台 9.9. 组装Partner OS或RTOS的软件开发平台 9.10. 驱动程序考量 9.11. 引导与配置考量 9.12. System Reset考量 9.13. Flash考量 9.14. 开发应用程序 9.15. 测试和验证 9.16. 嵌入式软件设计指南修订历史
9.5. 选择软件工具 x
9.5.1. 选择软件构建工具 9.5.2. 选择软件调试工具 9.5.3. 选择软件跟踪工具
9.7. 选择应用程序的操作系统 x
9.7.1. 使用Linux*或RTOS 9.7.2. 将Bootloader用作Bare-Metal Framework 9.7.3. 使用Symmetrical（对称）与Asymmetrical（非对称） 多处理 (SMP vs. AMP) 模式
9.8. 组装Linux*的软件开发平台 x
9.8.1. 组装Linux*的Golden System Reference Design (GSRD) 9.8.2. 源代码管理考量
9.11. 引导与配置考量 x
9.11.1. 配置源 9.11.2. Configuration Flash Memory(配置闪存存储器) 9.11.3. 配置时钟 9.11.4. 选择HPS引导选项 9.11.5. HPS引导源 9.11.6. 远程系统更新（RSU）
9.13. Flash考量 x
9.13.1. Flash编程方法 9.13.2. 使用单个flash进行FPGA配置和HPS大容量存储
1. 介绍 Intel® Agilex™ 器件设计指南
2. 系统规范
3. 器件选择
4. 安全考量
5. 设计条目
6. 电路板和软件考量
7. 设计实现、分析、优化和验证
8. 调试
9. Intel® Agilex™ SoC FPGA嵌入式软件设计指南

5.1.7.1.3. 通过FPGA I/O连接的PHY接口

没有足够空间容纳PHY接口，或者需要使用HPS EMAC不支持的PHY接口时，可将FPGA I/O用作HPS EMAC PHY接口。

指南：在Platform Designer中配置HPS组件时，请指定PHY接口发送时钟频率。

对于GMII或MII（包括使用其他PHY接口），请指定HPS EMAC PHY接口的最大发送路径时钟频率：GMII为125 MHz，MII为25 MHz。该配置可确保Platform Designer系统生成后，PHY接口发送时钟应用正确的时钟时序约束。

GMII/MII

仅 Intel® Agilex™ 器件中有GMII和MII，并通过将EMAC信号驱动到FPGA内核路由逻辑，然后最终到FPGA I/O管脚或FPGA内核中的内部寄存器。

指南：应用时序约束并使用Timing Analyzer验证时序。

由于FPGA内核和I/O结构中的布线延迟各不相同，因此很有必要阅读时序报告，尤其是对于GMII，以创建时序约束。GMII有1个125 MHz时钟，并且不同于RGMII，其属于单一数据速率。使用GMII时在CLK-to-DATA偏斜方面的考量上也不相同；其信号由设计自动居中，其通过负边沿启动并由上升沿捕获。

指南：FPGA I/O边界处的寄存器接口I/O

由于内核和I/O延迟极易超出8 ns，所以 Intel® 建议将这些总线寄存到每个方向的I/O Element (IOE)寄存器中，以便他们在跨内核FPGA逻辑架构传输时保持对齐。发送数据和控制中，将信号锁存于HPS EMAC的emac[0,1,2]_gtx_clk输出的下降沿，来保持clock-to-data/control关系。将接收数据和控制锁存于以PHY作为源的RX_CLK上升沿的FPGA I/O输入中。

指南：考虑MII模式下的发送时序。

PHY处于100 Mbps模式时，MII为25 MHz；PHY处于10 Mbps模式时，MII为2.5 MHz，因此最短时钟周期是40 ns。PHY为发送和接收方向皆提供时钟源。发送时序是相对于PHY提供的TX_CLK时钟而言， 可能需要考虑转向时间，但因为40 ns时钟周期较长，通常运行中并不成问题。

由于参考时钟是通过FPGA发送，而对于数据来说，往返延迟必须小于25 ns，因为输入设置的时间为15 ns。请注意，发送数据和控制由PHY作为源的TX_CLK负边沿上的HPS EMAC发送路径逻辑驱动到FPGA架构中，这样可从40 ns时钟到设置时序预算中消除20 ns。

数据到达时序上的往返时钟路径延迟会导致PHY到SoC板传播延迟再加上来自SoC管脚到或通过HPS EMAC发送时钟多路复用的内部路径延迟会占用剩余的20 ns设置时序预算，或许需要重新设定发送数据和控制到FPGA架构中phy_txclk_o时钟输出寄存器上升沿作为MII模式发送数据和控制的时间。

适配RGMII

Intel® Agilex™ SoC器件不支持使用FPGA I/O管脚的RGMII使用HPS EMAC信号。

适配RMII

可将MII HPS EMAC PHY信号适配到FPGA I/O管脚处的RMII PHY接口使用FPGA中的逻辑。

指南：提供一个50 MHz REF_CLK 源。

RMII PHY将单个50 MHz参考时钟（REF_CLK）用于发送和接收数据和控制。通过板级时钟源，FPGA架构中生成的时钟，或从可生成REF_CLK的PHY提供50 MHz REF_CLK。

指南：适配发送和接收数据与控制路径。

FPGA架构中显现的HPS EMAC PHY接口是MII，其需要2.5 MHz发送和接收时钟输入用于10 Mbps操作模式，而需要25 MHz用于100 Mbps操作模式。发送和接收数据路径均为4-bit宽。RMII PHY对10 Mbps和100 Mbps工作模式下的发送和接收数据路径均使用将50 Mhz REF_CLK。RMII发送和接收数据路径为2-bit宽。10 Mbps速率下，发送和接收数据以及控制在10个周期50 MHz REF_CLK内保持稳定。在FPGA架构中必须提供自适应逻辑，以在HPS EMAC MII和外部RMII PHY接口间进行适配：25MHz和2.5 MHz时为4个比特，50 MHz时输入和发送皆为为2个比特，在10 Mbps 模式下进行10倍（10x） 过采样。

指南：在HPS EMAC MII tx_clk_in时钟输入上提供无干扰时钟源

HPS组件的MII接口要求其emac[0,1,2]_tx_clk_in输入端口上有2.5/25 MHz发送时钟。HPS EMAC要求在2.5 MHz和25 MHz之间切换时必须无干扰。可使用FPGA PLL提供2.5 MHz和25 MHz发送时钟以及ALTCLKCTRL IP块以选择无干扰的计数器输出。

适配SGMII

可使用GMII-to-SGMII Adapter核将GMII HPS EMAC PHY信号适配到FPGA收发器I/O管脚处的Serial Gigabit Media Independent Interface (SGMII) PHY接口使用FPGA中的逻辑和串行千兆收发器I/O。设计自适应的自定义逻辑的同时，还可使用本节介绍的Platform Designer自适应器IP。

指南：使用Platform Designer中的GMII到SGMII Adapter IP。

配置Platform Designer中用于EMAC “To FPGA” I/O实例的HPS组件，并选择GMII作为PHY接口类型以及管理接口。请勿导出Platform Designer中生成的HPS组件GMII信号。相反，请将Intel GMII添加到Platform Designer子系统的SGMII Adapter IP并连接HPS组件的GMII信号。“GMII to SGMII” Adapter IP会利用Platform Designer中的Intel HPS EMAC Interface Splitter IP从HPS组件分离出“mac”管道，以供GMII to SGMII Adapter使用。适配器IP实例化Intel Triple Speed Ethernet (TSE) MAC IP，并以1000BASE-X/SGMII PCS PHY-only模式配置（即，无软MAC组件）。有关如何使用Intel GMII to SGMII Adapter IP的更多信息，请参阅嵌入式外设用户指南。

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