AN 886: Intel® Agilex™ SoC器件设计指南

ID 683634
日期 1/22/2021
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5.1.4.2. 系统复位考量

表 22.  系统复位检查表
编号 是否完成? 检查表项目
1   Intel® 强烈建议使用您设计中的Reset Release IP来为逻辑提供已知的初始化状态,以使其开始工作。 Intel® Agilex™ 配置用户指南中有关于Reset Release IP的介绍说明。
4个看门狗计时器中的任何一个到期失效,并生成SDM系统复位请求,随后SDM执行以下3中系统复位中的其中一种:
  • HPS Cold reset
  • HPS Warm reset
  • HPS Cold and trigger remote update
注: 可在 Intel® Quartus® Prime Pro Edition工具的三个选项中选择其一。
Intel® Quartus® Prime Pro Edition工具中,必须选择“HPS Clocks and resets”选项卡,然后选择“Resets”选项卡,再点选“Enable watchdog reset”复选框,最后从“How SDM handles HPS watchdog reset”标签的下拉菜单的3个选择中选择其一:
  • HPS Cold reset
    • 对HPS的影响—SDM将处理器保持复位。SDM加载来自同一比特流的FSBL,而该比特流是在HPS片上存储器的冷复位之前就已加载到器件中。成功完成后,SDM释放HPS复位,从而处理器开始执行复位异常地址的代码。
    • 对FPGA的影响—复位期间无法接触FPGA内核架构。退出复位后,由软件确定是否重新配置FPGA部分。
  • HPS Warm reset
    • 对HPS的影响—SDM保持处理器复位状态。热复位期间,FSBL保持在片上RAM中。SDM解除处理器复位状态,处理器运行片上RAM中的FSBL。
    • 对FPGA的影响—复位期间FPGA部分被保留下来。退出复位后,软件确定是否重新配置FPGA部分。
  • HPS Cold reset and trigger a remote Update
    • 对HPS的影响—SDM保持处理器复位状态。SDM将下一个有效*.pof映像或出厂映像加载到HPS片上存储器。*.pof包含配置SoC中FPGA部分的数据和FSBL payload有效负载。成功完成后,SDM将HPS解除复位,处理器开始执行复位异常地址处的代码。
    • 对FPGA的影响— FPGA部分被首先清除,然后使用下一个有效Core RBF或Factory Core RBF进行重新配置。有效出厂RBF一定始终存在。