Intel® Agilex™时钟和PLL用户指南

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ID 683761
日期 12/13/2021
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1. Intel® Agilex™ 时钟和PLL概述 2. Intel® Agilex™ 时钟和PLL架构和功能特性 3. Intel® Agilex™ 时钟和PLL设计考量 4. Clock Control Intel® FPGA IP核 5. IOPLL Intel® FPGA IP核 6. Intel® FPGA IP核 7. Intel® Agilex™ 时钟和PLL用户指南存档 8. Intel® Agilex™ 时钟和PLL用户指南文档修订历史
1. Intel® Agilex™ 时钟和PLL概述 x
1.1. 时钟网络概述 1.2. PLL概述
2. Intel® Agilex™ 时钟和PLL架构和功能特性 x
2.1. 时钟网络架构和功能特性 2.2. PLL架构和功能特性
2.1. 时钟网络架构和功能特性 x
2.1.1. 时钟网络架构 2.1.2. 时钟资源 2.1.3. 时钟控制功能
2.1.1. 时钟网络架构 x
2.1.1.1. 时钟网络层次 2.1.1.2. 时钟区域（Clock Sector） 2.1.1.3. 可编程时钟布线
2.1.3. 时钟控制功能 x
2.1.3.1. 时钟门控 2.1.3.2. 时钟分频
2.1.3.1. 时钟门控 x
2.1.3.1.1. 根时钟门控 2.1.3.1.2. 区域时钟门控（Sector Clock Gate） 2.1.3.1.3. I/O PLL时钟门控 2.1.3.1.4. LAB时钟门控
2.2. PLL架构和功能特性 x
2.2.1. PLL功能特性 2.2.2. PLL使用 2.2.3. PLL位置 2.2.4. PLL架构 2.2.5. PLL控制信号 2.2.6. PLL反馈模式 2.2.7. 时钟乘法和除法 2.2.8. 可编程相移 2.2.9. 可编程占空比 2.2.10. PLL级联 2.2.11. PLL输入时钟切换 2.2.12. PLL重配置和动态相移 2.2.13. PLL校准
2.2.5. PLL控制信号 x
2.2.5.1. 复位 2.2.5.2. 锁定
2.2.6. PLL反馈模式 x
2.2.6.1. Direct补偿模式 2.2.6.2. LVDS补偿模式 2.2.6.3. 源同步补偿模式 2.2.6.4. 普通补偿模式 2.2.6.5. 零延迟缓存模式 2.2.6.6. 外部反馈模式
2.2.11. PLL输入时钟切换 x
2.2.11.1. 自动切换 2.2.11.2. 手动覆盖的自动切换 2.2.11.3. 手动时钟切换
2.2.13. PLL校准 x
2.2.13.1. 上电校准 2.2.13.2. 用户校准
3. Intel® Agilex™ 时钟和PLL设计考量 x
3.1. 指南：时钟切换 3.2. 指南：时序收敛 3.3. 指南：复位PLL 3.4. 指南：配置约束 3.5. 指南：I/O PLL重配置 3.6. 时钟约束 3.7. IP核约束 3.8. 指南：使用从LVDS SERDES Intel® FPGA IP来的tx_outclk端口，实现fOUT_EXT ≥ 300 Mhz的5%占空比
4. Clock Control Intel® FPGA IP核 x
4.1. Clock Control Intel® FPGA IP的发布信息 4.2. Clock Control IP核参数 4.3. Clock Control IP核端口和信号
5. IOPLL Intel® FPGA IP核 x
5.1. IOPLL Intel® FPGA IP的发布信息 5.2. .mif文件生成 5.3. IP-XACT文件生成 5.4. IOPLL IP核参数 5.5. IOPLL IP核端口和信号
5.2. .mif文件生成 x
5.2.1. 生成一个新的.mif文件 5.2.2. 对现有.mif文件添加配置
5.3. IP-XACT文件生成 x
5.3.1. 生成一个新的IP-XACT文件
5.4. IOPLL IP核参数 x
5.4.1. IOPLL IP核参数：PLL选项卡 5.4.2. IOPLL IP核参数：Settings选项卡 5.4.3. IOPLL IP核参数：Cascading选项卡 5.4.4. IOPLL IP核参数 - Dynamic Reconfiguration选项卡 5.4.5. IOPLL IP核参数 - Advanced Parameters选项卡
6. Intel® FPGA IP核 x
6.1. IOPLL Reconfig Intel® FPGA IP的发布信息 6.2. 实现IOPLL Reconfig IP核中的I/O PLL重配置 6.3. IOPLL Reconfig IP核重配置模式 6.4. IOPLL Reconfig IP核中的 Avalon® Memory-Mapped Interface端口 6.5. 地址总线核数据总线设置 6.6. 设计实例
6.2. 实现IOPLL Reconfig IP核中的I/O PLL重配置 x
6.2.1. IOPLL与IOPLL Reconfig IP核之间的连接 6.2.2. 连接IOPLL和IOPLL Reconfig IP核
6.3. IOPLL Reconfig IP核重配置模式 x
6.3.1. .mif流重配置 6.3.2. 高级模式重配置 6.3.3. 时钟门控重新配置 6.3.4. 动态相移重配置
6.3.1. .mif流重配置 x
6.3.1.1. 使用.mif的重新校准
6.3.2. 高级模式重配置 x
6.3.2.1. 使用高级模式的重新校准
6.5. 地址总线核数据总线设置 x
6.5.1. 高级模式重配置的地址总线和数据总线设置 6.5.2. 针对时钟门控重配置的输出时钟和相应数据位设置 6.5.3. 针对IOPLL Reconfig IP核动态相移的数据总线设置
6.5.1. 高级模式重配置的地址总线和数据总线设置 x
6.5.1.1. 带宽控制和电荷泵的数据总线设置 6.5.1.2. Ripplecap的数据总线设置
6.6. 设计实例 x
6.6.1. 重配置选项：使用IOPLL Reconfig IP核的.mif流重配置 6.6.2. 重配置选项：使用IOPLL Reconfig IP核的高级模式重配置和重新校准 6.6.3. 重配置选项：使用IOPLL Reconfig IP核的时钟门控重配置
1. Intel® Agilex™ 时钟和PLL概述
2. Intel® Agilex™ 时钟和PLL架构和功能特性
3. Intel® Agilex™ 时钟和PLL设计考量
4. Clock Control Intel® FPGA IP核
5. IOPLL Intel® FPGA IP核
6. Intel® FPGA IP核
7. Intel® Agilex™ 时钟和PLL用户指南存档
8. Intel® Agilex™ 时钟和PLL用户指南文档修订历史

2.2.5.1. 复位

I/O PLL的IP核的复位信号端口为reset。

复位信号是每个I/O PLL的复位或者重新同步输入。器件输入管脚或者内部逻辑能够驱动这些输入信号。

当该复位信号被驱动为高电平时，I/O PLL计数器复位，清零I/O PLL输出，将I/O PLL置于失锁状态。然后将VCO恢复为默认设置。当复位信号再次被驱动到低电平时，I/O PLL重新锁定的同时重新同步到它的输入时钟源。

每次I/O PLL失锁后必须置位复位信号以保证I/O PLL输入与输出时钟之间的正确相位关系。可以使用 Intel® Quartus® Prime参数编辑器设置I/O PLL，使它在失锁(loss-of-lock)条件后自动复位(self-reset)。

如果以下任意条件有效，就必须包括此复位信号：

  • 在设计中使能了I/O PLL重配置或者时钟切换功能
  • 在失锁状态之后，必须保持PLL输入时钟和输出时钟之间的相位关系。
注：

如果出现下面其中一种情况，在输入时钟稳定后并保持在约定范围内，则复位I/O PLL，即使自复位功能已使能：

  • 当FPGA转换到用户模式时，I/O PLL的输入时钟未切换或者不稳定。
  • 重配置I/O PLL后，I/O PLL无法锁定到参考时钟。
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