Intel® Agilex™时钟和PLL用户指南

ID 683761
日期 12/13/2021
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3.2. 指南:时序收敛

有关时序收敛,请参阅以下指南:

  • 重配置PLL的计数器和环路滤波器设置会改变该I/O PLL的输出频率和时钟不确定性。动态相移仅影响输出时钟相位。
  • Intel® Quartus® Prime Timing Analyzer只对初始PLL设置执行时序分析。您必须验证您的设计是否在动态重配置或动态相移之后收敛时序。
  • Intel建议通过每个预期配置设置来编译I/O PLL设计,以确定时钟种的变化符合I/O PLL设置。