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6. Intel® FPGA IP核
您可以使用 Intel® Agilex™ 器件来实现锁相环(PLL)重配置和I/O PLL的动态相移。
当器件处于用户模式中时, Intel® Agilex™ I/O PLL支持动态重配置。通过动态重配置功能,您可以实时重配置I/O PLL设置。您可以通过IOPLL Reconfig IP核中的 Avalon® memory-mapped interface修改PLL计数器的分频设置和PLL带宽设置(环路滤波器设置和电荷泵设置),而无需重配置整个FPGA。 Intel® Agilex™ I/O PLL使用分频计数器(N、M和C计数器)和压控振荡器(VCO)来综合需要的相位和频率输出。
可以如下方式使用IOPLL Reconfig IP核:
- Memory Initialization File(.mif)流重配置
- 支持I/O PLL重配置使用保存在片上ROM中的预定义设置。在单个ROM中可以存储多个不同的PLL配置。
- .mif文件由IOPLL IP核自动生成。在使用生成的.mif文件进行.mif流重配置期间请确保新配置的合法性。
- Intel建议使用这一重配置方法。
- 高级模式重配置
- 这个重配置方法适用于高级用户。您必须确保重配置的PLL设置在合法范围内。
- 从IOPLL Reconfig IP核使能Advanced Reconfiguration选项以重新配置各个I/O PLL寄存器。
- 该方法容易出错,如果重新配置不正确,可能会导致I/O PLL被配置为非法配置。
- 使用.mif的I/O PLL重新校准
- 在不进行任何重配置的情况下执行I/O PLL重新校准。
- 如果参考时钟频率改变,则触发重新校准。
- I/O PLL时钟门控
- 门控和非门控I/O PLL的output clock 0到I/O PLL的output clock 7。
您可以使用IOPLL Reconfig IP核执行动态相移。