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2.1.1.3. 可编程时钟布线
Intel® Quartus® Prime软件自动配置时钟交换多路复用器(clock switch multiplexer)、时钟分接多路复用器(clock tap multiplexer)、SCLK多路复用器和行时钟(row clock multiplexers)以生成偏移平衡的时钟树。所得到的布线路径将从时钟源来的信号分布到一个或多个clock sector中的所有目标地址。
Intel® Quartus® Prime软件有效创建从一个clock sector到整个器件的各种尺寸的平衡时钟树,如下图所示。默认情况下, Intel® Quartus® Prime软件自动确定时钟树的大小和位置。或者,您也可以使用Clock Region assignment或者LogicLock Plus Regions直接约束时钟树的大小和位置。
时钟网络的总插入延迟取决于实现时钟树所需要的时钟资源数量,并随着时钟目的地与信号源越来越远的距离而增加。随着延迟的增加,因为使用不同时钟树分支的交叉时钟网络的最差偏移情况就会增加,从而会潜在降低最强性能。对于非常高速的时钟信号,有必要遵循以下准则:
- 减少驱动的时钟网络数量,从而减少时钟偏移。
- 缩短时钟源和最远目的地之间的距离,从而减少时钟偏斜和总时钟插入延迟。
图 4. 使用 Intel® Agilex™ 可编程时钟布线的时钟网络大小的实例