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4.3. Clock Control IP核端口和信号
端口名称 | 描述 |
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inclk | 输入信号到时钟网络。 |
inclk0x, inclk1x, inclk2x, inclk3x | 输入信号到时钟网络,基于对Number of Clock Inputs参数选择的值。 |
clkselect[] | 动态选择时钟源的输入会驱动一个由时钟缓存驱动的时钟网络。 输入端口[1 DOWNTO 0]宽。 以下列出了clkselect[]值的信号选择:
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outclk | 未选择Clock Divider选项时,Clock Control IP核的输出。 |
ena | 时钟门控块的时钟使能。此信号为高电平有效。 |
clock_div1x, clock_div2x, clock_div4x | 选择Clock Divider选项时,Clock Control IP核的输出。已暴露端口的确切组合取决于指定的Clock Divider Output Ports参数值。
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