Intel® Agilex™时钟和PLL用户指南

ID 683761
日期 12/13/2021
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2.1.3.2. 时钟分频

每个I/O bank和收发器bank中有一个时钟分频(clock divider)。时钟分频是外设DCM块的一部分,靠近根时钟门控放置。时钟分频的输出不能由同一外设DCM块中的根时钟门控来控制。然而,此限制不适用于SCLK门控。外设DCM块中的时钟分频输出可以在进行可编程时钟布线后驱动SCLK门控。

时钟分频有以下三个输出:

  • 第一输出—通过输入时钟。
  • 第二输出—二分频输入时钟。
  • 第三输出—四分频输入时钟。

这三个时钟在时钟分频的输出边沿对齐。

图 7. 时钟分频时序图