Intel® Agilex™时钟和PLL用户指南

ID 683761
日期 12/13/2021
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5.4.1. IOPLL IP核参数:PLL选项卡

表 8.   IOPLL IP核参数-PLL选项卡针对 Intel® Agilex™ 器件
参数 描述
Device Family Intel® Agilex™ 指定器件系列。
Component 指定目标器件。
Speed Grade 指定目标器件的速度等级。
IOPLL Type Fabric-Feeding, I/O Bank 选择I/O PLL的类型。fabric-feeding I/O PLL处的outclks比I/O bank I/O PLL的少,并且不能用做LVDS SERDES Intel® FPGA IP核中的External I/O PLL。
Reference Clock Frequency 指定输入时钟refclk的输入频率,以MHz为单位。默认值是100.0 MHz。最小和最大值取决于所选器件。
Refclk source is global clock On或Off 指定参考时钟源是否为全局时钟。Intel建议使用专用参考时钟管脚而非全局时钟来最小化抖动。如果需要全局参考时钟源,则必须使用Assignment Editor继续将其提升。
Enable Locked Output Port On或Off 开启此选项来使能locked端口。
Enable physical output clock parameters On或Off 开启此选项来输入物理PLL计数器参数,而不是指定所需的输出时钟频率。
Compensation Mode direct, external feedback 6, normal, source synchronous, zero delay buffer 6lvds 6 指定PLL的操作。默认操作是direct模式。
  • 如果选择direct模式,则PLL会最小化反馈路径的长度,以便尽可能减小PLL输出端产生的抖动。PLL的内部时钟输出和外部时钟输出相对于PLL时钟输入进行相移。在该模式下,PLL不补偿任何时钟网络。
  • 如果选择了external feedback模式,就必须将fbclk输入端口连接到一个输入管脚。必须在输入管脚和外部时钟输出端口fboutclk之间建立板级连接。fbclk端口与输入时钟对齐。
  • 如果选择了normal模式,则PLL补偿时钟输出使用的内部时钟网络的延时。如果PLL还用于驱动外部时钟输出管脚,那么输出管脚上的信号会发生相应的相移。
  • 如果选择了source synchronous模式,那么从管脚到I/O输入寄存器的时钟延迟与从管脚到I/O输入寄存器的数据延迟相匹配。
  • 如果选择zero delay buffer模式,PLL就必须馈给外部时钟输出管脚并补偿由该管脚导致的延时。在该管脚上观察到的信号与输入时钟同步。PLL时钟输出连接到altbidir端口,并驱动zdbfbclk作为输出端口。如果PLL也驱动内部时钟网络,就会在此网络出现一个相应的相移。
  • 如果选择lvds模式,则会维持内部SERDES采集寄存器处管脚的数据和时钟时序关系相同。此模式补偿LVDS时钟网络中的延迟,以及数据管脚与SERDES采集寄存器路径的时钟输入管脚之间的延迟。
Compensated Outclk 7 06 允许您选择要补偿的输出时钟(outclk)。反馈模式补偿选择的outclk的时钟网络延迟。该反馈模式确保所选outclk的I/O PLL输入和输出时钟之间的正确相位关系。
Use Nondedicated Feedback Path 7 On或Off 开启该选项可节省时钟资源并改善时序分析。然而,该功能会产生频率限制并禁用相移。
Number of Clocks 13(fabric-feeding),17(I/O bank) 指定PLL设计中每个器件所需的输出时钟数量。显示中需要的输出频率、相移和占空比设置都基于选定的时钟数量。
Multiply Factor (M-Counter) 8 4160 指定M计数器的乘法因子。
Divide Factor (N-Counter) 8 1110 指定N计数器的除法因子。
Specify VCO Frequency On或Off 允许您将VCO频率限制为指定值。在对LVDS外部模式创建PLL时或者需要特定动态相移步长大小时,该设置非常有用。
Desired VCO Frequency 9 以MHz为单位,指定PLL的VCO频率。默认值为600.0 MHz
Actual VCO Frequency
  • Enable physical output clock parameters开启时—显示基于Reference Clock FrequencyMultiply Factor (M-Counter)Divide Factor (N-Counter)的值的VCO频率。
  • Enable physical output clock parameters关闭,但开启Specify VCO frequency时—允许指定需要的VCO频率值。默认值是600.0 MHz
Give clock global name On或Off 允许您重命名输出时钟名称。
Clock Name Synopsis Design Constraints (SDC)的用户时钟名称。
Divide Factor (C-Counter) 8 1512 指定输出时钟(C计数器)的分频因子。
Desired Frequency 指定相应输出时钟端口outclk[]的输出时钟频率,以MHz为单位。默认值为100.0 MHz。最小和最大值取决于使用的器件。PLL仅读取前六个小数位中的数字。
Actual Frequency 允许您从可实现频率的列表中选择实际的输出时钟频率。默认值是与需要的频率最接近的可实现频率。
Phase Shift units psdegrees 为相应输出时钟端口outclk[]指定相移单位(以皮秒(ps)或度为单位)。
Desired Phase Shift 指定需要的相移值。默认值为0 ps
Actual Phase Shift 允许您从可实现相移值的列表中选择实际的相移。默认值是与所需的相移最接近的可实现相移。
Desired Duty Cycle 0.0100.0 指定所需占空比的值。默认值为50.0%
Actual Duty Cycle 允许您从可实现占空比值的列表中选择实际的占空比。默认值是与所需占空比最接近的可实现占空比。
6 该选项仅在将IOPLL Type选择为I/O Bank时可用。
7 该选项仅在选择normalsource synchronous模式时有效。
8 此参数仅在Enable physical output clock parameters开启时可用。
9 此参数仅在开启Specify VCO Frequency,但是关闭Enable physical output clock parameters时可用。