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6.4. IOPLL Reconfig IP核中的 Avalon® Memory-Mapped Interface端口
端口 | 方向 | 描述 |
---|---|---|
mgmt_clk | 输入 | 驱动IOPLL Reconfig IP核的动态重配置时钟。最大输入时钟频率为100 Mhz。该时钟可以是一个独立时钟源。它必须自由运行,这意味着它不能连接到正在重新配置的I/O PLL的输出。 |
mgmt_reset | 输入 | 高电平有效信号。同步复位输入,清零IOPLL Reconfig IP核中的所有数据。 |
mgmt_waitrequest | 输出 | 当PLL重配置处理开始时,此端口变为高电平,并在PLL重配置期间保持为高电平。PLL重配置进程完成后此端口变为低电平。 |
mgmt_write | 输入 | 高电平有效信号。置位指示一个写操作。 |
mgmt_read | 输入 | 高电平有效信号。置位指示一个读操作。 |
mgmt_writedata[7..0] | 输入 | 当mgmt_write信号置位时,写入数据到此端口。 |
mgmt_readdata[7..0] | 输出 | 当mgmt_read信号置位时,从此端口读取数据。 |
mgmt_address[9..0] | 输入 | 指定读或写操作的数据总线地址。 |
reconfig_from_pll[10..0] | 输入 | 连接到IOPLL Intel® FPGA IP IP核中的reconfig_from_pll[10..0]总线的总线。 |
reconfig_to_pll[29..0] | 输出 | 连接到IOPLL IP核中的reconfig_to_pll[29..0]总线的总线。 |