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2.1.1. 时钟网络架构
每个 Intel® Agilex™ 器件被分成一些大小均匀的时钟区域(clock sector)。
图 1. Intel® Agilex™ 器件的时钟区域(clock sector)平面图该图显示 Intel® Agilex™ 器件中的时钟区域示例, 其中的时钟区域以阵列实现—本示例中为5行和6列。I/O bank位于 Intel® Agilex™ 器件的顶部和底部。