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5.5. IOPLL IP核端口和信号
端口名称 | 类型 | 条件 | 描述 |
---|---|---|---|
refclk | 输入 | 必要 | 驱动I/O PLL 的参考时钟源。 |
rst | 输入 | 必要 | 输出时钟的异步复位端口。驱高此端口,将所有输出时钟复位成值0。 |
fbclk | 输入 | 可选 | I/O PLL 的外部反馈输入端口。 当I/O PLL在外部反馈模式或零延时缓存模式下工作时,IOPLL IP核会创建此端口。为了完成反馈环路,在fbclk端口和I/O PLL的外部时钟输出端口之间必须有板级连接将它们连接起来。 |
fboutclk | 输出 | 可选 | 通过模拟电路驱动fbclk端口的端口。 fboutclk端口仅在I/O PLL处于外部反馈模式时可用。 |
zdbfbclk | 双向 | 可选 | 双向端口,连接到模拟电路。此端口必须连接到一个双向管脚,此双向管脚放置在I/O PLL的正反馈专用输出管脚上。 zdbfbclk端口仅在I/O PLL处于零延迟缓存模式时可用。 |
locked | 输出 | 可选 | 当PLL获得锁定时,IOPLL IP核驱动此端口到高电平。只要I/O PLL处于锁定状态,此端口就会保持高电平。当参考时钟和反馈时钟的相位和频率相同或者在锁定电路容限内,I/O PLL就会置位locked端口。当两个时钟信号之差超出锁定电路容限时,I/O PLL就会失锁。 |
refclk1 | 输入 | 可选 | 驱动I/O PLL以实现时钟切换功能的第二个参考时钟源。 |
extswitch | 输入 | 可选 | 低电平有效信号。置位extswitch信号为低电平(1’b0)至少三个时钟周期以手动切换时钟。 |
activeclk | 输出 | 可选 | 输出信号,指示I/O PLL使用的参考时钟源。 |
clkbad | 输出 | 可选 | 输出信号,指示参考时钟源的状态的好坏。 |
cascade_out | 输出 | 可选 | 输出信号,馈送到下游I/O PLL中。 |
adjpllin | 输入 | 可选 | 输入信号,从上游I/O PLL馈送。 |
outclk_[] | 输出 | 可选 | 从I/O PLL来的输出时钟。 |
permit_cal | 输入 | 可选 | 这是下游I/O PLL的输入端口。将该permit_cal端口连接到上游I/O PLL的locked输出端口。连接该permit_cal 端口确保以正确顺序校准级联的I/O PLL。 |