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6.6. 设计实例
该设计示例使用AGFB014R24A2E3VR0器件演示使用IOPLL Reconfig IP核的三个不同I/O PLL重配置实现,如下:
- .mif流重配置
- 高级模式重配置
- 时钟门控重新配置
您必须安装 Intel® Quartus® Prime软件20.1或更高版本。该软件必须安装在符合 Intel® Quartus® Prime最低要求的Windows*或者Linux*计算机上。
该设计实例包括IOPLL IP核,IOPLL Reconfig IP核,In-System Sources & Probes Intel® FPGA IP核和Reset Release Intel FPGA IP核。
重新配置前,I/O PLL综合两个输出时钟,分别是中带宽上计数器C1输出和计数器C2输出上的150 Mhz和300 MHz输出时钟。输入参考时钟是100 MHz。
IOPLL Reconfig IP核连接状态机以执行I/O PLL重配置操作。reset_SM信号上的高脉冲触发I/O PLL重配置操作。可通过mode_0和mode_1输入选择需要的重配置模式。这些输入通过In-System Sources & Probes IP核控制。
重配置模式 | mode_1 | mode_0 |
---|---|---|
.mif streaming reconfiguration | 0 | 0 |
Advanced mode reconfiguration | 0 | 1 |
Clock gating reconfiguration | 1 | 0 |
下载并恢复Design Example(iopll-reconfig.qar)文件。更改设计实例的器件和管脚分配以与您的硬件相匹配。请确保IOPLL Reconfig IP核中的MIF file path设置成设计实例工程中的.mif文件路径。重新编译设计实例并且确保重新配置后的设计实例中不包含任何时序违规。