Intel® Agilex™时钟和PLL用户指南

ID 683761
日期 12/13/2021
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3.1. 指南:时钟切换

Intel® Agilex™ I/O PLL中实现时钟切换时,需要参考如下指导原则:

  • 自动时钟切换要求inclk0inclk1频率差异保持在20%以内,否则将导致clkbad0clkbad1信号无法正常运行。
  • 使用手动时钟切换时,inclk0inclk1之间的差异能够大于100% (2×)。然而,两个时钟源的频差和相差都将可能导致I/O PLL失锁。复位I/O PLL确保了在输入和输出时钟之间保持正确的相位关系。
  • extswitch信号变低以启动手动时钟切换事件时,inclk0inclk1都必须运行,否则会导致时钟切换无法正常进行。
  • 需要时钟切换功能以及低频率漂移的应用程序必须使用低带宽I/O PLL。当参考输入时钟变化时,低带宽I/O PLL要比高带宽I/O PLL反应慢。发生切换时,与高带宽I/O PLL相比,低带宽I/O PLL更慢地传播时钟停止到输出。然而,要知道低带宽I/O PLL也会增加锁定时间。
  • 切换发生后,可能有一个有限的重新同步周期供I/O PLL锁定到一个新的时钟。I/O PLL重新锁定所需要的时间取决于I/O PLL配置。
  • 在您的设计中,如果到I/O PLL的输入时钟与从I/O PLL来的输出时钟之间的相位关系非常重要,请在执行时钟切换完成后将复位信号置位至少10 ns。等待锁定的信号变高并且稳定后,再重新使能从I/O PLL来的输出时钟。
  • 丢失当前时钟后,VCO频率逐渐降低;然后随着VCO锁定到备用时钟而提高,如下图所示。
图 24. VCO切换操作频率