Intel® Agilex™时钟和PLL用户指南

ID 683761
日期 12/13/2021
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2.2.11.1. 自动切换

Intel® Agilex™ I/O PLL支持完全可配置时钟切换功能。

图 19. 自动时钟切换电路结构图此图显示I/O PLL中自动切换电路的结构图。


当前参考时钟未出现时,时钟传感块会自动切换到I/O PLL参考的备用时钟。在您的设计中,通过连接备用时钟到I/O PLL的inclk1端口可以选择一个时钟源作为备用时钟。

时钟切换电路发出从I/O PLL来的三个状态信号—clkbad0clkbad1activeclock—以逻辑阵列实现定制切换电路。

在自动切换模式中,clkbad0clkbad1信号表明这两个时钟输入的状态。当这两个信号置位时,时钟传感块检测到相应时钟输入已经停止切换。如果inclk0inclk1之间的频差大于20%,那么这两个信号无效。

activeclock信号表明两个时钟输入(inclk0或者inclk1)中被选作I/O PLL的参考时钟那一个。当这两个时钟输入之间的频差大于20%, activeclock信号是唯一有效的状态信号。

当连接I/O PLL的当前参考时钟停止切换时,使用切换电路在inclk0inclk1之间自动切换。当两个时钟中的一个无效而另一个有效时,您可以在inclk0inclk1之间来回切换任意次数。

例如,在需要冗余时钟的应用中(该冗余时钟的频率与参考时钟频率相同 ),切换状态机会生成一个(clksw)信号,用于控制多路复用器选择输入。该情况下,inclk1成为I/O PLL的参考时钟。

使用自动时钟切换模式时,必须满足下列要求:

  • 配置FPGA后,这两个时钟输入都必须运行。
  • 两个时钟输入的周期差异不得超过20%。
  • 输入时钟必须符合输入抖动规范和I/O标准规范。

输入时钟中的毛刺可能被视为输入时钟之间的频率差大于20%。

如果当前时钟输入停止切换,而另一个时钟也未切换,则不会启用切换功能,并且clkbad[0..1]信号无效。如果两个时钟输入的频率不同,但它们的周期差在20%以内,那么时钟传感块会检测到时钟何时停止切换。然而,切换完成后I/O PLL可能会失锁,从而需要时间重新锁定。

注: 您必须使用复位信号对I/O PLL进行复位,这样在进行时钟切换时可以保持I/O PLL输入与输出时钟之间的相位关系。
图 20. 时钟失锁检测后的自动切换此图显示了自动切换模式下切换功能的实例波形。在此实例中,inclk0信号保持在低电平。在inclk0信号保持低电平的大概两个时钟周期后,时钟传感电路驱高clkbad0信号。由于参考时钟信号(inclk0)未切换,因此切换状态机通过extswitch信号控制多路复用器,以切换到备用时钟inclk1