Intel® Agilex™时钟和PLL用户指南

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ID 683761
日期 12/13/2021
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1. Intel® Agilex™ 时钟和PLL概述 2. Intel® Agilex™ 时钟和PLL架构和功能特性 3. Intel® Agilex™ 时钟和PLL设计考量 4. Clock Control Intel® FPGA IP核 5. IOPLL Intel® FPGA IP核 6. Intel® FPGA IP核 7. Intel® Agilex™ 时钟和PLL用户指南存档 8. Intel® Agilex™ 时钟和PLL用户指南文档修订历史
1. Intel® Agilex™ 时钟和PLL概述 x
1.1. 时钟网络概述 1.2. PLL概述
2. Intel® Agilex™ 时钟和PLL架构和功能特性 x
2.1. 时钟网络架构和功能特性 2.2. PLL架构和功能特性
2.1. 时钟网络架构和功能特性 x
2.1.1. 时钟网络架构 2.1.2. 时钟资源 2.1.3. 时钟控制功能
2.1.1. 时钟网络架构 x
2.1.1.1. 时钟网络层次 2.1.1.2. 时钟区域（Clock Sector） 2.1.1.3. 可编程时钟布线
2.1.3. 时钟控制功能 x
2.1.3.1. 时钟门控 2.1.3.2. 时钟分频
2.1.3.1. 时钟门控 x
2.1.3.1.1. 根时钟门控 2.1.3.1.2. 区域时钟门控（Sector Clock Gate） 2.1.3.1.3. I/O PLL时钟门控 2.1.3.1.4. LAB时钟门控
2.2. PLL架构和功能特性 x
2.2.1. PLL功能特性 2.2.2. PLL使用 2.2.3. PLL位置 2.2.4. PLL架构 2.2.5. PLL控制信号 2.2.6. PLL反馈模式 2.2.7. 时钟乘法和除法 2.2.8. 可编程相移 2.2.9. 可编程占空比 2.2.10. PLL级联 2.2.11. PLL输入时钟切换 2.2.12. PLL重配置和动态相移 2.2.13. PLL校准
2.2.5. PLL控制信号 x
2.2.5.1. 复位 2.2.5.2. 锁定
2.2.6. PLL反馈模式 x
2.2.6.1. Direct补偿模式 2.2.6.2. LVDS补偿模式 2.2.6.3. 源同步补偿模式 2.2.6.4. 普通补偿模式 2.2.6.5. 零延迟缓存模式 2.2.6.6. 外部反馈模式
2.2.11. PLL输入时钟切换 x
2.2.11.1. 自动切换 2.2.11.2. 手动覆盖的自动切换 2.2.11.3. 手动时钟切换
2.2.13. PLL校准 x
2.2.13.1. 上电校准 2.2.13.2. 用户校准
3. Intel® Agilex™ 时钟和PLL设计考量 x
3.1. 指南：时钟切换 3.2. 指南：时序收敛 3.3. 指南：复位PLL 3.4. 指南：配置约束 3.5. 指南：I/O PLL重配置 3.6. 时钟约束 3.7. IP核约束 3.8. 指南：使用从LVDS SERDES Intel® FPGA IP来的tx_outclk端口，实现fOUT_EXT ≥ 300 Mhz的5%占空比
4. Clock Control Intel® FPGA IP核 x
4.1. Clock Control Intel® FPGA IP的发布信息 4.2. Clock Control IP核参数 4.3. Clock Control IP核端口和信号
5. IOPLL Intel® FPGA IP核 x
5.1. IOPLL Intel® FPGA IP的发布信息 5.2. .mif文件生成 5.3. IP-XACT文件生成 5.4. IOPLL IP核参数 5.5. IOPLL IP核端口和信号
5.2. .mif文件生成 x
5.2.1. 生成一个新的.mif文件 5.2.2. 对现有.mif文件添加配置
5.3. IP-XACT文件生成 x
5.3.1. 生成一个新的IP-XACT文件
5.4. IOPLL IP核参数 x
5.4.1. IOPLL IP核参数：PLL选项卡 5.4.2. IOPLL IP核参数：Settings选项卡 5.4.3. IOPLL IP核参数：Cascading选项卡 5.4.4. IOPLL IP核参数 - Dynamic Reconfiguration选项卡 5.4.5. IOPLL IP核参数 - Advanced Parameters选项卡
6. Intel® FPGA IP核 x
6.1. IOPLL Reconfig Intel® FPGA IP的发布信息 6.2. 实现IOPLL Reconfig IP核中的I/O PLL重配置 6.3. IOPLL Reconfig IP核重配置模式 6.4. IOPLL Reconfig IP核中的 Avalon® Memory-Mapped Interface端口 6.5. 地址总线核数据总线设置 6.6. 设计实例
6.2. 实现IOPLL Reconfig IP核中的I/O PLL重配置 x
6.2.1. IOPLL与IOPLL Reconfig IP核之间的连接 6.2.2. 连接IOPLL和IOPLL Reconfig IP核
6.3. IOPLL Reconfig IP核重配置模式 x
6.3.1. .mif流重配置 6.3.2. 高级模式重配置 6.3.3. 时钟门控重新配置 6.3.4. 动态相移重配置
6.3.1. .mif流重配置 x
6.3.1.1. 使用.mif的重新校准
6.3.2. 高级模式重配置 x
6.3.2.1. 使用高级模式的重新校准
6.5. 地址总线核数据总线设置 x
6.5.1. 高级模式重配置的地址总线和数据总线设置 6.5.2. 针对时钟门控重配置的输出时钟和相应数据位设置 6.5.3. 针对IOPLL Reconfig IP核动态相移的数据总线设置
6.5.1. 高级模式重配置的地址总线和数据总线设置 x
6.5.1.1. 带宽控制和电荷泵的数据总线设置 6.5.1.2. Ripplecap的数据总线设置
6.6. 设计实例 x
6.6.1. 重配置选项：使用IOPLL Reconfig IP核的.mif流重配置 6.6.2. 重配置选项：使用IOPLL Reconfig IP核的高级模式重配置和重新校准 6.6.3. 重配置选项：使用IOPLL Reconfig IP核的时钟门控重配置
1. Intel® Agilex™ 时钟和PLL概述
2. Intel® Agilex™ 时钟和PLL架构和功能特性
3. Intel® Agilex™ 时钟和PLL设计考量
4. Clock Control Intel® FPGA IP核
5. IOPLL Intel® FPGA IP核
6. Intel® FPGA IP核
7. Intel® Agilex™ 时钟和PLL用户指南存档
8. Intel® Agilex™ 时钟和PLL用户指南文档修订历史

5.4.2. IOPLL IP核参数：Settings选项卡

表 9.   IOPLL IP核参数-Settings选项卡针对 Intel® Agilex™ 器件
参数 值 描述
PLL Bandwidth Preset Low 10、Medium或High 指定PLL带宽预置设置。对于fabric-feeding I/O PLL，默认选择为Medium，而对于I/O bank I/O PLL，默认选择为Low。
Lock Threshold Setting Low Lock Time、Medium Lock Time或者High Lock Time

此设置确定检测锁定时I/O PLL的敏感度。这是首先置位locked时，锁定时间与outclk频率准确性之间的权衡。 对于那些要求I/O PLL迅速锁定的应用，Low Lock Time是最好的选项。

估计的锁定时间是30 µs + a × refclk_period， 对于Low Lock Time，Medium Lock Time和High Lock Time，其中的a分别是100，2048和4095。

PLL Auto Reset On或Off 在失锁时自动自复位PLL。
Create a second input clk ‘refclk1’ On或Off 启用此参数来提供连接到PLL的备份时钟，该时钟可与原始参考时钟切换。
Second Reference Clock Frequency 11 — 选择第二个输入时钟信号的频率。默认值是100.0 MHz。最小和最大值取决于使用的器件。
Create an ‘active_clk’ signal to indicate the input clock in use 11 On或Off 开启该参数以创建activeclk输出。activeclk输出指示PLL正在使用中的输入时钟。输出信号低指示refclk，输出信号高指示refclk1。
Create a ‘clkbad’ signal for each of the input clocks 11 On或Off 开启此参数以创建两个clkbad输出，对每个输入时钟各创建一个输出。输出信号低电平指示时钟正在工作，输出信号高电平指示时钟未工作。
Switchover Mode 11 Automatic Switchover, Manual Switchover或Automatic Switchover with Manual Override 为设计应用程序指定切换模式。IP支持三种切换模式：
  • 如果选择Automatic Switchover模式，PLL电路会监控选定的参考时钟。如果一个时钟停止，那么此电路会在几个时钟周期内自动切换到备份时钟并更新状态信号clkbad和activeclk。
  • 如果选择Manual Switchover模式，那么当控制信号extswitch从逻辑高电平更改为逻辑低电平，并至少在低电平上保持三个时钟周期时，输入时钟会切换到另一个时钟。extswitch可以从FPGA内核逻辑或输入管脚生成。
  • 如果选择Automatic Switchover with Manual Override模式，那么当extswitch信号为高电平时，它会覆盖自动切换功能。只要extswitch保持高电平，就会阻止进一步的切换操作。要选择此模式，您的两个时钟源必须正在运行，而且两个时钟的频率之差不能大于20%。如果这两个时钟的频率不相等，但它们的周期之差在20%以内，则时钟失锁检测块将检测失锁的时钟。在PLL时钟输入切换之后，PLL最有可能失锁，而且需要一些时间再次锁定。
Switchover Delay 11 0–7 在切换进程中加入指定周期数量的延迟。
Access to PLL LVDS_CLK/LOADEN output port 10 Disabled, Enable LVDS_CLK/LOADEN 0, or Enable LVDS_CLK/LOADEN 0 & 1 选择Enable LVDS_CLK/LOADEN 0或Enable LVDS_CLK/LOADEN o & 1以使能PLL lvds_clk或者loaden输出端口。

若PLL通过外部PLL驱动LVDS SERDES块，则使能此参数。

当使用I/O PLL outclk端口和LVDS端口时，outclk[0..3]用于lvds_clk[0,1]，而loaden[0,1]端口，outclk4能够用于coreclk端口。

Enable access to the PLL DPA output port 10 On或Off 开启此参数以使能PLL DPA输出端口。
Enable access to PLL external clock output port On或Off 开启此参数以使能PLL外部时钟输出端口。
Specifies which outclk to be used as extclk_out[0] source C0–C6 (I/O bank) 指定outclk端口以用作extclk_out[0]源。
Specifies which outclk to be used as extclk_out[1] source C0–C6 (I/O bank) 指定outclk端口以用作extclk_out[1]源。
10 该选项仅在IOPLL Type选择为I/O Bank时可用。
11 此参数仅在Create a second input clk 'refclk1'开启时可用。
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