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3.1. Avalon-ST RX接口
3.2. Avalon-ST TX接口
3.3. TX信用接口(TX Credit Interface)
3.4. TX和RX串行数据
3.5. 时钟
3.6. 功能级复位接口(Function-Level Reset (FLR) Interface)
3.7. SR-IOV的控制阴影接口(Control Shadow Interface for SR-IOV)
3.8. 配置扩展总线接口(Configuration Extension Bus Interface)
3.9. Hard IP重配置接口
3.10. 中断接口
3.11. 电源管理接口(Power Management Interface)
3.12. 复位(Reset)
3.13. 传输层配置接口
3.14. PLL重配置接口
3.15. PIPE接口(仅适用于仿真)
6.1.1. Avalon-ST RX和TX接口的TLP Header和Data对齐
6.1.2. Avalon-ST 256-Bit RX接口
6.1.3. Avalon-ST 512-Bit RX接口
6.1.4. Avalon-ST 256-Bit TX接口
6.1.5. Avalon-ST 512-Bit TX接口
6.1.6. TX信用接口(TX Credit Interface)
6.1.7. 解释TX信用接口(Interpreting the TX Credit Interface)
6.1.8. 时钟
6.1.9. 更新流程控制计时器和信用释放(Update Flow Control Timer and Credit Release)
6.1.10. 复位(Resets)
6.1.11. 功能级复位接口(Function-Level Reset (FLR) Interface)
6.1.12. 中断
6.1.13. SR-IOV的控制阴影接口(Control Shadow Interface for SR-IOV)
6.1.14. 传输层配置空间接口(Transaction Layer Configuration Space Interface)
6.1.15. 配置扩展总线接口(Configuration Extension Bus Interface)
6.1.16. 硬核IP状态接口(Hard IP Status Interface)
6.1.17. 串行数据接口
6.1.18. PIPE接口
6.1.19. Hard IP重配置
6.1.20. 功耗管理接口(Power Management Interface)
6.1.21. 测试接口
6.1.22. PLL IP重配置
6.1.23. 消息处理(Message Handling)
8.1.1. 寄存器访问定义
8.1.2. PCI配置头(header)寄存器
8.1.3. PCI Express性能结构
8.1.4. Intel定义的VSEC Capability头
8.1.5. 通用控制和状态寄存器(General Purpose Control and Status Register)
8.1.6. 不可纠正的内部错误状态寄存器
8.1.7. 不可纠正的内部错误掩码寄存器
8.1.8. 可纠正的内部错误状态寄存器
8.1.9. 可纠正的内部错误掩码寄存器
8.1.10. SR-IOV虚拟化扩展功能寄存器地址映射(SR-IOV Virtualization Extended Capabilities Registers Address Map)
8.1.10.1. ARI Enhanced Capability Header
8.1.10.2. SR-IOV增强性能寄存器(SR-IOV Enhanced Capability Registers)
8.1.10.3. 初始VF和总共VF寄存器(Initial VFs and Total VFs Registers)
8.1.10.4. VF Device ID Register
8.1.10.5. Page Size Registers
8.1.10.6. VF基地址寄存器(BARs) 0-5 (VF Base Address Registers (BARs) 0-5)
8.1.10.7. Secondary PCI Express Extended Capability Header
8.1.10.8. 通道状态寄存器(Lane Status Registers)
8.1.10.9. Transaction Processing Hints (TPH) Requester Enhanced Capability Header
8.1.10.10. TPH Requester Capability Register
8.1.10.11. TPH Requester Control Register
8.1.10.12. Address Translation Services ATS Enhanced Capability Header
8.1.10.13. ATS Capability Register and ATS Control Register
9.4.1. ebfm_barwr处理过程
9.4.2. ebfm_barwr_imm过程(ebfm_barwr_imm Procedure)
9.4.3. ebfm_barrd_wait处理过程
9.4.4. ebfm_barrd_nowt处理过程
9.4.5. ebfm_cfgwr_imm_wait过程(ebfm_cfgwr_imm_wait Procedure)
9.4.6. ebfm_cfgwr_imm_nowt处理过程
9.4.7. ebfm_cfgrd_wait处理过程
9.4.8. ebfm_cfgrd_nowt处理过程
9.4.9. BFM配置过程
9.4.10. BFM共享存储器访问过程
9.4.11. BFM日志和消息过程
9.4.12. Verilog HDL格式化函数
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9.3. 根端口BFM概述(Root Port BFM Overview)
基本Root Port BFM提供基于Verilog HDL任务的接口,以请求在PCI Express链路上发出传输。Root Port BFM还处理从PCI Express链路接收到的请求。下图显示了Root Port BFM中最重要的模块。
图 72. Root Port BFM
这些模块实现以下功能:
- BFM Log Interface,altpcietb_bfm_log.v and altlpcietb_bfm_rp_<gen>_x8.v:BFM日志功能提供用于将一般格式化的消息写入仿真器标准输出以及可选地写入日志文件的程序。它还提供停止仿真错误的控件。有关这些步骤的详细信息,请参考BFM Log and Message Procedures。
- BFM Read/Write Request Functions, altpcietb_bfm_rp_<gen>_x8.sv:这些功能提供用于PCI Express读和写请求的基本BFM调用。有关这些步骤的详细信息,请参考BFM Read and Write Procedures。
- BFM Log Interface,altpcietb_bfm_log.v and altlpcietb_bfm_rp_<gen>_x8.v:BFM日志功能提供用于将一般格式化的消息写入仿真器标准输出以及可选地写入日志文件的程序。它还提供停止仿真错误的控件。有关这些步骤的详细信息,请参考BFM Log and Message Procedures。
- BFM Configuration Functions, altpcietb_g3bfm_configure.v:这些功能提供BFM调用以请求PCI Express链路和Endpoint Configuration Space寄存器的配置。有关这些步骤的详细信息,请参考BFM Configuration Procedures。
- BFM共享存储器,altpcietb_g3bfm_shmem_common.v:此模块提供Root Port BFM共享的存储器。它实现以下功能:
- 提供用于TX写操作的数据
- 提供用于RX读操作的数据
- 接收数据用于RX写操作
- 接收数据用于接收到的completion
- BFM Request Interface,altpcietb_g3bfm_req_intf.v :此接口提供altpcietb_g3bfm_rdwr和altpcietb_bfm_configure程序或功能与Root Port RTL模型之间的低等级接口。该接口存储一个写保护数据结构,该数据结构包含在Endpoint的BAR寄存器中编程的尺寸和值。它还存储用于内部BFM管理的其他关键数据。您不需要直接访问这些文件来调整测试台以测试您的Endpoint应用程序。
- Avalon‑ST Interfaces, altpcietb_g3bfm_vc_intf_ast_common.v:这些接口模块处理Root Port 接口模型。它们从BFM请求接口接收请求并生成所需的PCI Express传输。它们处理从PCI Express链路接收到的完成(completion)信息,并在请求完成时通知BFM请求接口。另外,它们处理从PCI Express链接收到的任何请求,并在生成所需完成(completion)之前从共享存储器中存储或获取数据。