用于 PCIe* 解决方案的 Intel® Stratix® 10 Avalon® -ST和Single Root I/O Virtualization (SR-IOV)接口用户指南

ID 683111
日期 12/06/2017
Public
文档目录

4.9. Intel® Stratix® 10实例设计

表 24.  实例设计

参数

说明

Available Example Designs

PIO

选择PIO选项时,生成的设计包括一个目标应用程序,此目标应用程序仅包含下游传输。

PIO设计实例是 Avalon® -ST接口的唯一选项。

Simulation On/Off On时,生成的输出包括一个仿真模型。
Synthesis On/Off On时,生成的输出包括一个综合(synthesis)模型。
Generated HDL format

Verilog

在当前版本中仅有Verilog HDL。

Target Development Kit

None

Intel® Stratix® 10 L-Tile ES1 Development Kit

Intel® Stratix® 10 L-Tile ES2 Development Kit

选择相应的开发板。

如果选择了其中一个开发板,系统生成(system generation)将覆盖使用此开发板上的器件所选择的器件。
注: 如果选择None,system generation不会进行任何管脚分配。您必须在 .qsf文件中进行分配。