用于 PCIe* 解决方案的 Intel® Stratix® 10 Avalon® -ST和Single Root I/O Virtualization (SR-IOV)接口用户指南

ID 683111
日期 12/06/2017
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文档目录

6. 模块描述

Intel® Stratix® 10 Hard IP for PCI Express实现在PCI Express Base Specification中定义的完整PCI Express协议堆栈。此协议堆栈包括以下几层:

  • Transaction Layer—Transaction Layer包含Configuration Space,管理与Application Layer,RX和TX通道,RX缓冲器和流程控制信用(flow control credits)之间的通信。
  • Data Link Layer—Data Link Layer,位于Physical Layer与Transaction Layer之间,管理数据包传输和维护链路层上的数据完整性。具体来说,Data Link Layer执行以下任务:
    • 管理Data Link Layer Packets (DLLPs)的传输和接收
    • 生成所有的传输链路循环冗余码(LCRC)值并在接收期间检查所有LCRC
    • 根据接收的ACK/NAK Data Link Layer数据包来管理重试缓冲器(retry buffer)和重试机制(retry mechanism)
    • 初始化DLLP的流程控制机制,并将流程控制信号布线到Transaction Layer
  • Physical Layer—Physical Layer根据从链路接收到的数据包和更高层接收到的指令来初始化PCI Express链路的速度,通道编号和通道宽度。下图是一个高级结构图。
图 32. 使用Avalon-ST接口的 Intel® Stratix® 10 Hard IP for PCI Express

Physical Layer的每个通道都与一个Embedded Multi-die Interconnect Bridge (EMIB)模块配对。FPGA架通过EMIB连接到PCI Express IP core。每个TX和RX接口都连接到四个EMIB模块。