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3.1. Avalon-ST RX接口
3.2. Avalon-ST TX接口
3.3. TX信用接口(TX Credit Interface)
3.4. TX和RX串行数据
3.5. 时钟
3.6. 功能级复位接口(Function-Level Reset (FLR) Interface)
3.7. SR-IOV的控制阴影接口(Control Shadow Interface for SR-IOV)
3.8. 配置扩展总线接口(Configuration Extension Bus Interface)
3.9. Hard IP重配置接口
3.10. 中断接口
3.11. 电源管理接口(Power Management Interface)
3.12. 复位(Reset)
3.13. 传输层配置接口
3.14. PLL重配置接口
3.15. PIPE接口(仅适用于仿真)
6.1.1. Avalon-ST RX和TX接口的TLP Header和Data对齐
6.1.2. Avalon-ST 256-Bit RX接口
6.1.3. Avalon-ST 512-Bit RX接口
6.1.4. Avalon-ST 256-Bit TX接口
6.1.5. Avalon-ST 512-Bit TX接口
6.1.6. TX信用接口(TX Credit Interface)
6.1.7. 解释TX信用接口(Interpreting the TX Credit Interface)
6.1.8. 时钟
6.1.9. 更新流程控制计时器和信用释放(Update Flow Control Timer and Credit Release)
6.1.10. 复位(Resets)
6.1.11. 功能级复位接口(Function-Level Reset (FLR) Interface)
6.1.12. 中断
6.1.13. SR-IOV的控制阴影接口(Control Shadow Interface for SR-IOV)
6.1.14. 传输层配置空间接口(Transaction Layer Configuration Space Interface)
6.1.15. 配置扩展总线接口(Configuration Extension Bus Interface)
6.1.16. 硬核IP状态接口(Hard IP Status Interface)
6.1.17. 串行数据接口
6.1.18. PIPE接口
6.1.19. Hard IP重配置
6.1.20. 功耗管理接口(Power Management Interface)
6.1.21. 测试接口
6.1.22. PLL IP重配置
6.1.23. 消息处理(Message Handling)
8.1.1. 寄存器访问定义
8.1.2. PCI配置头(header)寄存器
8.1.3. PCI Express性能结构
8.1.4. Intel定义的VSEC Capability头
8.1.5. 通用控制和状态寄存器(General Purpose Control and Status Register)
8.1.6. 不可纠正的内部错误状态寄存器
8.1.7. 不可纠正的内部错误掩码寄存器
8.1.8. 可纠正的内部错误状态寄存器
8.1.9. 可纠正的内部错误掩码寄存器
8.1.10. SR-IOV虚拟化扩展功能寄存器地址映射(SR-IOV Virtualization Extended Capabilities Registers Address Map)
8.1.10.1. ARI Enhanced Capability Header
8.1.10.2. SR-IOV增强性能寄存器(SR-IOV Enhanced Capability Registers)
8.1.10.3. 初始VF和总共VF寄存器(Initial VFs and Total VFs Registers)
8.1.10.4. VF Device ID Register
8.1.10.5. Page Size Registers
8.1.10.6. VF基地址寄存器(BARs) 0-5 (VF Base Address Registers (BARs) 0-5)
8.1.10.7. Secondary PCI Express Extended Capability Header
8.1.10.8. 通道状态寄存器(Lane Status Registers)
8.1.10.9. Transaction Processing Hints (TPH) Requester Enhanced Capability Header
8.1.10.10. TPH Requester Capability Register
8.1.10.11. TPH Requester Control Register
8.1.10.12. Address Translation Services ATS Enhanced Capability Header
8.1.10.13. ATS Capability Register and ATS Control Register
9.4.1. ebfm_barwr处理过程
9.4.2. ebfm_barwr_imm过程(ebfm_barwr_imm Procedure)
9.4.3. ebfm_barrd_wait处理过程
9.4.4. ebfm_barrd_nowt处理过程
9.4.5. ebfm_cfgwr_imm_wait过程(ebfm_cfgwr_imm_wait Procedure)
9.4.6. ebfm_cfgwr_imm_nowt处理过程
9.4.7. ebfm_cfgrd_wait处理过程
9.4.8. ebfm_cfgrd_nowt处理过程
9.4.9. BFM配置过程
9.4.10. BFM共享存储器访问过程
9.4.11. BFM日志和消息过程
9.4.12. Verilog HDL格式化函数
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1.2. 特性
Avalon® -ST Intel® Stratix® 10 Hard IP for PCI Express IP Core支持以下特性:
- 包括Transaction,Data Link和作为hard Ip实现的Physical Layers的完整协议堆栈。
- Native Endpoints的Gen1,Gen2或Gen3通道速率的×1,×2,×4,×8和×16配置。
- 连接到Application Layer的 Avalon® -ST 256-bit接口。
- 连接到Gen3 x16系列的Application Layer的250 Mhz的 Avalon® -ST 512-bit接口。
- Verilog HDL。
- 从 Intel® Quartus® Prime Pro Edition IP Catalog作为独立IP core进行的例化,或者作为Platform Designer中系统设计的一部分进行的例化。
- 动态设计实例生成。
- Configuration via Protocol (CvP)对外设和内核逻辑的配置提供单独的映像。
- PHY Interface for PCI Express (PIPE)或者使用IEEE加密模型的串行接口仿真。
- 支持x1,x2,x4和x8配置的测试台总线功能模型(BFM)。对于Intel(内部创建)测试台,x16配置下降(downtrain)至x8。
- 支持Gen3x16仿真模型,可在Avery测试台中使用此仿真模型。Avery测试台能够仿真所有16个通道。关于详细信息,请参考AN-811: Using the Avery BFM for PCI Express Gen3x16 Simulation on Intel Stratix 10 Devices。
- Altera调试主控端点(ADME)。
- 专用69.5 kilobyte (Kb)接收缓存器。
- 端到端循环冗余校验(ECRC)。
- PF的高级错误报告(AER)。
- 基地址寄存器(BAR)检查逻辑。
Intel® Quartus® Prime Pro Edition 17.1 Software Release中的新特性
- SR-IOV对H-Tile器件的支持。
- 独立的配置空间最多可用于四个PCIe物理功能(PF)和最多2048个虚拟功能(VF)。
- Address Translation Services (ATS)和TLP Processing Hints (TPH)功能。
- Control Shadow Interface读取PCI and PCI Express Configuration Spaces中某些VF Control Register域的当前设置。
- 用于PF和VF的Function Level Reset (FLR)。
- 用于PF的Message Signaled Interrupts (MSI)。
- 用于PF和VF的MSI-X。
- 连接到Gen3 x16系列的Application Layer的250 Mhz的 Avalon® -ST 512-bit接口。
- A PCIe* Link Inspector包含以下特性:
- 对Configuration Space寄存器的读写访问。
- LTSSM监控。
- 对PCS和PMA寄存器的读写访问。
- 对动态生成的设计实例的硬件支持。当前仅对L-Tile ES和ES2器件提供硬件支持。
- Linux软件驱动程序用于测试动态生成的设计。
注: Intel® Stratix® 10 Avalon® -ST and Single Root I/O Virtualization (SR-IOV) Interfaces for Solutions User Guide旨在解释如何使用此IP。如要详细了解 PCIe* 协议,请参考 PCI Express* Base Specification。