用于 PCIe* 解决方案的 Intel® Stratix® 10 Avalon® -ST和Single Root I/O Virtualization (SR-IOV)接口用户指南

ID 683111
日期 12/06/2017
Public
文档目录

1.2. 特性

Avalon® -ST Intel® Stratix® 10 Hard IP for PCI Express IP Core支持以下特性:

  • 包括Transaction,Data Link和作为hard Ip实现的Physical Layers的完整协议堆栈。
  • Native Endpoints的Gen1,Gen2或Gen3通道速率的×1,×2,×4,×8和×16配置。
  • 连接到Application Layer的 Avalon® -ST 256-bit接口。
  • 连接到Gen3 x16系列的Application Layer的250 Mhz Avalon® -ST 512-bit接口。
  • Verilog HDL。
  • Intel® Quartus® Prime Pro Edition IP Catalog作为独立IP core进行的例化,或者作为Platform Designer中系统设计的一部分进行的例化。
  • 动态设计实例生成。
  • Configuration via Protocol (CvP)对外设和内核逻辑的配置提供单独的映像。
  • PHY Interface for PCI Express (PIPE)或者使用IEEE加密模型的串行接口仿真。
  • 支持x1,x2,x4和x8配置的测试台总线功能模型(BFM)。对于Intel(内部创建)测试台,x16配置下降(downtrain)至x8。
  • 支持Gen3x16仿真模型,可在Avery测试台中使用此仿真模型。Avery测试台能够仿真所有16个通道。关于详细信息,请参考AN-811: Using the Avery BFM for PCI Express Gen3x16 Simulation on Intel Stratix 10 Devices
  • Altera调试主控端点(ADME)。
  • 专用69.5 kilobyte (Kb)接收缓存器。
  • 端到端循环冗余校验(ECRC)。
  • PF的高级错误报告(AER)。
  • 基地址寄存器(BAR)检查逻辑。

Intel® Quartus® Prime Pro Edition 17.1 Software Release中的新特性

  • SR-IOV对H-Tile器件的支持。
  • 独立的配置空间最多可用于四个PCIe物理功能(PF)和最多2048个虚拟功能(VF)。
  • Address Translation Services (ATS)和TLP Processing Hints (TPH)功能。
  • Control Shadow Interface读取PCI and PCI Express Configuration Spaces中某些VF Control Register域的当前设置。
  • 用于PF和VF的Function Level Reset (FLR)。
  • 用于PF的Message Signaled Interrupts (MSI)。
  • 用于PF和VF的MSI-X。
  • 连接到Gen3 x16系列的Application Layer的250 Mhz Avalon® -ST 512-bit接口。
  • A PCIe* Link Inspector包含以下特性:
    • 对Configuration Space寄存器的读写访问。
    • LTSSM监控。
    • 对PCS和PMA寄存器的读写访问。
  • 对动态生成的设计实例的硬件支持。当前仅对L-Tile ES和ES2器件提供硬件支持。
  • Linux软件驱动程序用于测试动态生成的设计。
注: Intel® Stratix® 10 Avalon® -ST and Single Root I/O Virtualization (SR-IOV) Interfaces for Solutions User Guide旨在解释如何使用此IP。如要详细了解 PCIe* 协议,请参考 PCI Express* Base Specification