仅对英特尔可见 — GUID: lbl1465603502737
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3.1. Avalon-ST RX接口
3.2. Avalon-ST TX接口
3.3. TX信用接口(TX Credit Interface)
3.4. TX和RX串行数据
3.5. 时钟
3.6. 功能级复位接口(Function-Level Reset (FLR) Interface)
3.7. SR-IOV的控制阴影接口(Control Shadow Interface for SR-IOV)
3.8. 配置扩展总线接口(Configuration Extension Bus Interface)
3.9. Hard IP重配置接口
3.10. 中断接口
3.11. 电源管理接口(Power Management Interface)
3.12. 复位(Reset)
3.13. 传输层配置接口
3.14. PLL重配置接口
3.15. PIPE接口(仅适用于仿真)
6.1.1. Avalon-ST RX和TX接口的TLP Header和Data对齐
6.1.2. Avalon-ST 256-Bit RX接口
6.1.3. Avalon-ST 512-Bit RX接口
6.1.4. Avalon-ST 256-Bit TX接口
6.1.5. Avalon-ST 512-Bit TX接口
6.1.6. TX信用接口(TX Credit Interface)
6.1.7. 解释TX信用接口(Interpreting the TX Credit Interface)
6.1.8. 时钟
6.1.9. 更新流程控制计时器和信用释放(Update Flow Control Timer and Credit Release)
6.1.10. 复位(Resets)
6.1.11. 功能级复位接口(Function-Level Reset (FLR) Interface)
6.1.12. 中断
6.1.13. SR-IOV的控制阴影接口(Control Shadow Interface for SR-IOV)
6.1.14. 传输层配置空间接口(Transaction Layer Configuration Space Interface)
6.1.15. 配置扩展总线接口(Configuration Extension Bus Interface)
6.1.16. 硬核IP状态接口(Hard IP Status Interface)
6.1.17. 串行数据接口
6.1.18. PIPE接口
6.1.19. Hard IP重配置
6.1.20. 功耗管理接口(Power Management Interface)
6.1.21. 测试接口
6.1.22. PLL IP重配置
6.1.23. 消息处理(Message Handling)
8.1.1. 寄存器访问定义
8.1.2. PCI配置头(header)寄存器
8.1.3. PCI Express性能结构
8.1.4. Intel定义的VSEC Capability头
8.1.5. 通用控制和状态寄存器(General Purpose Control and Status Register)
8.1.6. 不可纠正的内部错误状态寄存器
8.1.7. 不可纠正的内部错误掩码寄存器
8.1.8. 可纠正的内部错误状态寄存器
8.1.9. 可纠正的内部错误掩码寄存器
8.1.10. SR-IOV虚拟化扩展功能寄存器地址映射(SR-IOV Virtualization Extended Capabilities Registers Address Map)
8.1.10.1. ARI Enhanced Capability Header
8.1.10.2. SR-IOV增强性能寄存器(SR-IOV Enhanced Capability Registers)
8.1.10.3. 初始VF和总共VF寄存器(Initial VFs and Total VFs Registers)
8.1.10.4. VF Device ID Register
8.1.10.5. Page Size Registers
8.1.10.6. VF基地址寄存器(BARs) 0-5 (VF Base Address Registers (BARs) 0-5)
8.1.10.7. Secondary PCI Express Extended Capability Header
8.1.10.8. 通道状态寄存器(Lane Status Registers)
8.1.10.9. Transaction Processing Hints (TPH) Requester Enhanced Capability Header
8.1.10.10. TPH Requester Capability Register
8.1.10.11. TPH Requester Control Register
8.1.10.12. Address Translation Services ATS Enhanced Capability Header
8.1.10.13. ATS Capability Register and ATS Control Register
9.4.1. ebfm_barwr处理过程
9.4.2. ebfm_barwr_imm过程(ebfm_barwr_imm Procedure)
9.4.3. ebfm_barrd_wait处理过程
9.4.4. ebfm_barrd_nowt处理过程
9.4.5. ebfm_cfgwr_imm_wait过程(ebfm_cfgwr_imm_wait Procedure)
9.4.6. ebfm_cfgwr_imm_nowt处理过程
9.4.7. ebfm_cfgrd_wait处理过程
9.4.8. ebfm_cfgrd_nowt处理过程
9.4.9. BFM配置过程
9.4.10. BFM共享存储器访问过程
9.4.11. BFM日志和消息过程
9.4.12. Verilog HDL格式化函数
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6.1.15. 配置扩展总线接口(Configuration Extension Bus Interface)
使用Configuration Extension Bus将性能结构添加到IP core的内部配置空间(Configuration Space)中。目的寄存器字节地址为0xC00以及更高地址的Configuration TLP被布线到Configuration Extension Bus接口。报告Configuration Extension Bus上的Completion Status Successful Completion (SC)。IP core然后生成Completion在链路上发送。
使用包含在Transaction Layer Configuration Space Interface中的app_err_info[8]信号来包括不可纠正的内部错误。
注: IP core不会将ID-based Ordering (IDO)比特应用到内部生成的Completions。
信号 |
方向 |
说明 |
---|---|---|
ceb_req | Output | 置位时,表明一个有效的Configuration Extension Bus访问周期。当ceb_ack置位时此信号置低。 |
ceb_ack | Input | 置位以确认接收ceb_req。Application必须实现此逻辑。 |
ceb_addr[11:0] |
Output | 到外部寄存器模块的地址总线。地址总线的宽度是所选择的CX_LBC_EXT_AW参数值。 |
ceb_din[31:0] | Input | 读取数据。 |
ceb_cdm_convert_data[31:0] | Input | 用作掩码。如果一个比特的值为1,那么使用此比特位置上的对应PF寄存器的值覆盖VF寄存器的值。如果此值为0,则不要覆盖此比特。 此信号仅用于H-Tile。 |
ceb_dout[31:0] | Output | 要写入的数据 |
ceb_wr[3:0] | Output | 表示配置寄存器访问类型,读或写。对于写操作,CEB_wr也表示字节使能。以下编码定义为:
字节使能的组合,例如:4'b 0101b也是有效的。 |
ceb_vf_num[10:0] | Output | 当前CEB访问的VF。 此信号仅用于H-Tile。 |
ceb_vf_active | Output | 置位时,表示VF是有效的。 此信号仅用于H-Tile。 |
ceb_func_num[1:0] | Output | 当前CEB访问的PF。 此信号仅用于H-Tile。 |