用于 PCIe* 解决方案的 Intel® Stratix® 10 Avalon® -ST和Single Root I/O Virtualization (SR-IOV)接口用户指南

ID 683111
日期 12/06/2017
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C.1. 用于 PCI Express* 解决方案的 Intel® Stratix® 10 Avalon® -ST和Single-Root I/O Virtualization (SR-IOV)接口用户指南的文档修订历史

日期 版本 修订内容
2017年12月 17.1

对本用户指南作了以下变更:

  • 增添了 H-Tile Multiplexed Configuration Register Information Available on tl_cfg_ctl表。
  • 更正了Launching the Link InspectorDisplaying PLL Lock and Calibration Status Registers章节中的命令顺序 PCIe* Link Inspector。所有.tcl脚本都在TCL目录中,此命令必须包括在source command中。
2017年11月 17.1 移除了Enable RX-polarity inversion in soft logic参数。 Intel® Stratix® 10器件不需要此参数。
2017年11月 17.1

增添了 Intel® Stratix® 10 Avalon® -ST and SR-IOV Interfaces for PCI Express* IP core的新特性描述:

  • SR-IOV支持,包括:
    • SR-IOV虚拟化扩展功能寄存器
    • 虚拟功能寄存器
    • SR-IOV的控制阴影接口
    • Intel® Stratix® 10 SR-IOV系统设置参数
  • Function-Level Reset (FLR)支持
  • Configuration Status Interface
  • 支持多功能的中断信号
  • Physical Function TLP Processing Hints (TPH)支持
  • Address Translation Services (ATS)支持
  • 与Application Layer连接的512-bit接口,用于Gen3 x16配置。
  • PCIe* Link Inspector支持监控Physical, Data Link和Transaction Layers上的 PCIe* 链路。
  • 以下部分描述了512-bit接口:
    • Avalon® -ST 512-Bit RX接口
    • Avalon® -ST 512-Bit TX接口
    • 使用512-Bit接口发送PCIe TLP
  • 本版本中支持的Expansion ROM的rx_st_bar_range的比特编码。
  • 对动态生成的设计实例的编译支持。
  • Linux驱动程序,运行动态生成的设计实例。

对此用户指南作了如下变更:

  • 修改了Generating the Avalon® -ST Design以从.ip文件生成实例设计。
  • Avalon® -ST TX Interface Cycle Definition for Three-Dword Header TLPs Avalon® -ST TX Interface Cycle Definition for Four-Dword Header TLPs中删除了tx_st_empty信号。tx_st_empty信号不用于256-bit接口。
  • Testbench and Design Example章节中删除了Chaining DMA Design Examples。此设计实例不被 Intel® Stratix® 10器件支持。
  • 对最新的Intel命名标准作了更新。
  • 修改了Avalon-ST Stratix 10 Hard IP for PCI Express Top-Level Signals以显示仅适用于L-Tile或H-Tile器件的信号。
  • Multiplexed Configuration Register Information Available on tl_cfg_ctl中增添了域(L-Tile器件)。
  • 对H-Tile器件增添了独立的Multiplexed Configuration Register Information Available on tl_cfg_ctl表。
  • 删除了testin_zero的说明。此信号不是IP的顶层信号。
  • 重命名为Intel
  • 纠正了次要错误和拼写错误。
2017年5月 Quartus Prime Pro v17.1 Stratix 10 ES Editions软件

对此IP core作了如下变更:

  • 增添了对H-Tile收发器的支持,包括安装目录下的实例设计。
  • 增添了对Gen3x16仿真测试台(可用于Avery测试台)的支持。

对此用户指南作了如下变更:

  • 增添了对AdvancePreliminaryFinal时序模型的定义。
  • 增添了Testbench and Design Example for the Avalon-ST Interface章节。
  • 添加了显示Avalon-ST与用户应用之间连接的图,以及 Stratix® 10 Hard IP for PCI Express IP Core,系统接口与用户应用之间连接的图。
  • 修改了Generation讨论以匹配

    Quartus Prime Pro v17.1 Stratix 10 ES Editions Software设计流程。

  • 更改了TX信用接口伪代码。 tx_nph_credit_consume_count_hip_delayed是3 pld_clk cycle delayed ,而不是2。
2016年10月 Quartus® Prime Pro – Stratix 10 Edition Beta 首次发布