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3.1. Avalon-ST RX接口
3.2. Avalon-ST TX接口
3.3. TX信用接口(TX Credit Interface)
3.4. TX和RX串行数据
3.5. 时钟
3.6. 功能级复位接口(Function-Level Reset (FLR) Interface)
3.7. SR-IOV的控制阴影接口(Control Shadow Interface for SR-IOV)
3.8. 配置扩展总线接口(Configuration Extension Bus Interface)
3.9. Hard IP重配置接口
3.10. 中断接口
3.11. 电源管理接口(Power Management Interface)
3.12. 复位(Reset)
3.13. 传输层配置接口
3.14. PLL重配置接口
3.15. PIPE接口(仅适用于仿真)
6.1.1. Avalon-ST RX和TX接口的TLP Header和Data对齐
6.1.2. Avalon-ST 256-Bit RX接口
6.1.3. Avalon-ST 512-Bit RX接口
6.1.4. Avalon-ST 256-Bit TX接口
6.1.5. Avalon-ST 512-Bit TX接口
6.1.6. TX信用接口(TX Credit Interface)
6.1.7. 解释TX信用接口(Interpreting the TX Credit Interface)
6.1.8. 时钟
6.1.9. 更新流程控制计时器和信用释放(Update Flow Control Timer and Credit Release)
6.1.10. 复位(Resets)
6.1.11. 功能级复位接口(Function-Level Reset (FLR) Interface)
6.1.12. 中断
6.1.13. SR-IOV的控制阴影接口(Control Shadow Interface for SR-IOV)
6.1.14. 传输层配置空间接口(Transaction Layer Configuration Space Interface)
6.1.15. 配置扩展总线接口(Configuration Extension Bus Interface)
6.1.16. 硬核IP状态接口(Hard IP Status Interface)
6.1.17. 串行数据接口
6.1.18. PIPE接口
6.1.19. Hard IP重配置
6.1.20. 功耗管理接口(Power Management Interface)
6.1.21. 测试接口
6.1.22. PLL IP重配置
6.1.23. 消息处理(Message Handling)
8.1.1. 寄存器访问定义
8.1.2. PCI配置头(header)寄存器
8.1.3. PCI Express性能结构
8.1.4. Intel定义的VSEC Capability头
8.1.5. 通用控制和状态寄存器(General Purpose Control and Status Register)
8.1.6. 不可纠正的内部错误状态寄存器
8.1.7. 不可纠正的内部错误掩码寄存器
8.1.8. 可纠正的内部错误状态寄存器
8.1.9. 可纠正的内部错误掩码寄存器
8.1.10. SR-IOV虚拟化扩展功能寄存器地址映射(SR-IOV Virtualization Extended Capabilities Registers Address Map)
8.1.10.1. ARI Enhanced Capability Header
8.1.10.2. SR-IOV增强性能寄存器(SR-IOV Enhanced Capability Registers)
8.1.10.3. 初始VF和总共VF寄存器(Initial VFs and Total VFs Registers)
8.1.10.4. VF Device ID Register
8.1.10.5. Page Size Registers
8.1.10.6. VF基地址寄存器(BARs) 0-5 (VF Base Address Registers (BARs) 0-5)
8.1.10.7. Secondary PCI Express Extended Capability Header
8.1.10.8. 通道状态寄存器(Lane Status Registers)
8.1.10.9. Transaction Processing Hints (TPH) Requester Enhanced Capability Header
8.1.10.10. TPH Requester Capability Register
8.1.10.11. TPH Requester Control Register
8.1.10.12. Address Translation Services ATS Enhanced Capability Header
8.1.10.13. ATS Capability Register and ATS Control Register
9.4.1. ebfm_barwr处理过程
9.4.2. ebfm_barwr_imm过程(ebfm_barwr_imm Procedure)
9.4.3. ebfm_barrd_wait处理过程
9.4.4. ebfm_barrd_nowt处理过程
9.4.5. ebfm_cfgwr_imm_wait过程(ebfm_cfgwr_imm_wait Procedure)
9.4.6. ebfm_cfgwr_imm_nowt处理过程
9.4.7. ebfm_cfgrd_wait处理过程
9.4.8. ebfm_cfgrd_nowt处理过程
9.4.9. BFM配置过程
9.4.10. BFM共享存储器访问过程
9.4.11. BFM日志和消息过程
9.4.12. Verilog HDL格式化函数
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A.3. 物理层(Physical Layer)
Physical Layer是PCI Express协议栈的最低级别。它是最接近串行链路的一层。它对链路上的数据包进行编码和传输,并对接收到的数据包进行接受并解码。Physical Layer通过高速SERDES接口连接到链路,对于Gen1实现,高速SERDES接口运行在2.5 Gbps,对于Gen2实现,高速SERDES接口运行在2.5或5.0 Gbps,对于Gen3实现,高速SERDES接口运行在2.5,5.0或8.0 Gbps。
Physical Layer负责以下操作:
- 培训链路
- 2.5 Gbps (Gen1), 5.0 Gbps (Gen2)的加扰/解扰和8B/10B编码/解码,或者每通道8.0 Gbps (Gen3)的128b/130b编码/解码
- 串化数据和解串化数据
- 均衡 (Gen3)
- 操作PIPE 3.0接口
- 实现自动速度协商(Gen2和Gen3)
- 传输和解码培训序列
- 提供硬件自主速度控制
- 实现自动通道反转
Physical Layer被PIPE Interface Specification细分为两层(上图中水平括号中):
- PHYMAC—MAC层包括LTSSM和加扰/解扰,字节重新排序和多通道去偏移功能(multilane deskew function)。
- PHY Layer—PHY层包括Gen1和Gen2的8B/10B编码和解码功能。它包括Gen3的128b/130b编码和解码功能。PHY也包括弹性缓冲和序列化/解串行功能。
Physical Layer集成了数字和模拟单元。Intel设计了PIPE接口以将PHYMAC与PHY分开。 Intel® Stratix® 10 Hard IP for PCI Express符合PIPE接口规范。
注: 内部PIPE接口对于仿真是可见的。它不适用于使用诸如Signal Tap的逻辑分析仪的硬件调试。如果将Signal Tap连接到此接口,那么设计将会编译失败。
图 83. 物理层体系结构(Physical Layer Architecture)
PHYMAC模块由四个主要子模块组成:
- MAC Lane—RX和TX路径都使用此模块。
- 在RX一侧,此模块解码Physical Layer数据包并向LTSSM报告接收到的TS1/TS2有序集的类型和数量。
- 在TX一侧,此模块对DLL和Ordered Set和SKP子模块(LTSTX)的数据进行多路复用。它还添加通道特定信息,包括通道数量以及当LTSSM在初始化过程中禁用通道时的force PAD值。
- LTSSM—此模块实现LTSSM和跟踪每个通道上的TX和RX培训序列的逻辑。
- 对于传输,它通过置位全局和每通道控制比特来生成特定的Physical Layer数据包,从而与每个MAC通道子模块和LTSTX子模块进行交互。
- 在接收路径上,它接收每个MAC通道子块模报告的Physical Layer数据包。它还可以使能多通道去偏斜模块(multilane deskew block)。此模块将Physical Layer状态报告给更高层。
- LTSTX(Ordered Set和SKP Generation) - 该子模块生成Physical Layer数据包。它接收来自LTSSM模块的控制信号并为每个通道生成Physical Layer数据包。它为相应的TS1/TS2域中的链路或通道的所有通道和PAD符号生成相同的Physical Layer Packet。此模块还通过置位预定义的PIPE信号并等待结果来处理PCS子层的接收器检测操作。它还会在每个预定义的时隙生成一个SKP Ordered Set,并与TX对齐模块交互以防止SKP Ordered Set插入到数据包中。
- 偏斜校正(Deskew)—该子模块执行多通道偏斜校正功能和初始化通道与数据通路之间的RX对齐功能。多通道偏移校正为每个通道实现一个eight-word FIFO缓冲区来存储符号。每个符号包含八个数据位,一个奇偶校验位和一个控制位。 FIFO丢弃FTS,COM和SKP符号,并用D0.0数据替换PAD和IDL。当所有8个FIFO都包含数据时,才能读取。当多通道偏斜校正模块首先使能时,每个FIFO在检测到第一个COM后开始写入。如果所有通道在7个时钟周期后都未检测到COM符号,那么所有通道会被复位,然重新开始重同步进程 ,否则RX对齐功能会重新创建一个发送到DLL的64-bit数据字。