用于 PCIe* 解决方案的 Intel® Stratix® 10 Avalon® -ST和Single Root I/O Virtualization (SR-IOV)接口用户指南

ID 683111
日期 12/06/2017
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文档目录

3.2. Avalon-ST TX接口

Application发送TLP到此256-bit接口上的IP core的Transaction Layer。Transaction Layer在传输开始前必须置位tx_st_ready。当tx_st_ready置位时传输必须连续。准备延迟(ready latency)是三个coreclkout_hip周期。如果tx_st_ready置低,那么Application必须在三个周期内停止发送数据。当tx_st_ready重新置位时,Application在继续数据传输前必须等待三个周期。关于Avalon-ST接口的详细信息,请参考Avalon-ST TX InterfaceBlock Description章节详细介绍了数据包布局(packet layout)。

对于包括一个连接到Application的512-bit接口的Gen3 x16 variant,准备延迟(ready latency)为14个coreclkout_hip周期。如果tx_st_ready置低,那么Application必须在14个周期内停止发送数据。当tx_st_ready重新置位时,Application在继续数据传输前必须等待14个时钟周期。