用于 PCIe* 解决方案的 Intel® Stratix® 10 Avalon® -ST和Single Root I/O Virtualization (SR-IOV)接口用户指南

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ID 683111
日期 12/06/2017
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文档目录 x
1. 介绍 2. 快速入门指南 3. 接口概述 4. 参数 5. 使用IP Core进行设计 6. 模块描述 7. 中断 8. 寄存器 9. 测试台和设计实例 10. 故障排查与观察链路 A. PCI Express核架构 B. TX信用调整示例代码 C. 文档修订历史
1. 介绍 x
1.1. 用于PCIe包含可选SR-IOV的Avalon-ST接口简介(Avalon-ST Interface with Optional SR-IOV for PCIe Introduction) 1.2. 特性 1.3. 发布信息 1.4. 器件系列支持 1.5. 建议的速度等级 1.6. 性能和资源利用 1.7. 收发器瓦片(Transceiver Tiles) 1.8. PCI Express IP Core封装布局 1.9. 通道可用性
2. 快速入门指南 x
2.1. 设计组件 2.2. 目录结构 2.3. 生成设计实例 2.4. 仿真设计实例 2.5. 编译设计实例并为器件编程 2.6. 安装Linux Kernel Driver 2.7. 运行设计实例应用程序
3. 接口概述 x
3.1. Avalon-ST RX接口 3.2. Avalon-ST TX接口 3.3. TX信用接口(TX Credit Interface) 3.4. TX和RX串行数据 3.5. 时钟 3.6. 功能级复位接口(Function-Level Reset (FLR) Interface) 3.7. SR-IOV的控制阴影接口(Control Shadow Interface for SR-IOV) 3.8. 配置扩展总线接口(Configuration Extension Bus Interface) 3.9. Hard IP重配置接口 3.10. 中断接口 3.11. 电源管理接口(Power Management Interface) 3.12. 复位(Reset) 3.13. 传输层配置接口 3.14. PLL重配置接口 3.15. PIPE接口(仅适用于仿真)
4. 参数 x
4.1. Stratix 10 Avalon-ST设置 4.2. 多功能和SR-IOV系统设置 4.3. 基地址寄存器(Base Address Register) 4.4. 器件标识寄存器(Device Identification Register) 4.5. TPH/ATS功能 4.6. PCI Express和PCI性能参数 4.7. 配置，调试和扩展选项 4.8. PHY特征(PHY Characteristics) 4.9. Intel® Stratix® 10实例设计
4.6. PCI Express和PCI性能参数 x
4.6.1. 器件性能(Device Capabilities) 4.6.2. 链路Capability 4.6.3. MSI和MSI-X性能 4.6.4. 插槽Capability 4.6.5. 电源管理 4.6.6. Vendor Specific Extended Capability (VSEC，供应商指定扩展性能)
5. 使用IP Core进行设计 x
5.1. 生成（Generation） 5.2. 仿真 5.3. IP核生成输出( Intel® Quartus® Prime Pro Edition) 5.4. 综合与实现 5.5. 所要求的IP Core 5.6. 通道布局和PLL使用
5.2. 仿真 x
5.2.1. 选择串行或PIPE仿真
5.4. 综合与实现 x
5.4.1. 时钟要求 5.4.2. 复位要求
5.5. 所要求的IP Core x
5.5.1. Hard Reset Controller 5.5.2. TX PLL
6. 模块描述 x
6.1. 接口 6.2. Application Layer报告的错误 6.3. 功耗管理 6.4. 传输排序(Transaction Ordering) 6.5. RX Buffer
6.1. 接口 x
6.1.1. Avalon-ST RX和TX接口的TLP Header和Data对齐 6.1.2. Avalon-ST 256-Bit RX接口 6.1.3. Avalon-ST 512-Bit RX接口 6.1.4. Avalon-ST 256-Bit TX接口 6.1.5. Avalon-ST 512-Bit TX接口 6.1.6. TX信用接口(TX Credit Interface) 6.1.7. 解释TX信用接口(Interpreting the TX Credit Interface) 6.1.8. 时钟 6.1.9. 更新流程控制计时器和信用释放(Update Flow Control Timer and Credit Release) 6.1.10. 复位(Resets) 6.1.11. 功能级复位接口(Function-Level Reset (FLR) Interface) 6.1.12. 中断 6.1.13. SR-IOV的控制阴影接口(Control Shadow Interface for SR-IOV) 6.1.14. 传输层配置空间接口(Transaction Layer Configuration Space Interface) 6.1.15. 配置扩展总线接口(Configuration Extension Bus Interface) 6.1.16. 硬核IP状态接口(Hard IP Status Interface) 6.1.17. 串行数据接口 6.1.18. PIPE接口 6.1.19. Hard IP重配置 6.1.20. 功耗管理接口(Power Management Interface) 6.1.21. 测试接口 6.1.22. PLL IP重配置 6.1.23. 消息处理(Message Handling)
6.1.2. Avalon-ST 256-Bit RX接口 x
6.1.2.1. Avalon-ST RX接口三双字和四双字TLP (Avalon-ST Interface Three- and Four-Dword TLP) 6.1.2.2. 256-Bit接口的Avalon-ST RX接口rx_st_ready置低 6.1.2.3. Avalon-ST RX接口rx_st_valid置低 6.1.2.4. Avalon-ST RX背对背传输(Avalon-ST RX Back-to-Back Transmission) 6.1.2.5. Avalon-ST RX接口单周期TLP
6.1.3. Avalon-ST 512-Bit RX接口 x
6.1.3.1. 使用512-Bit接口的PCIe TLP布局
6.1.4. Avalon-ST 256-Bit TX接口 x
6.1.4.1. Avalon-ST TX Three- and Four-Dword TLPs 6.1.4.2. Avalon-ST TX接口tx_st_ready置低 6.1.4.3. Avalon-ST TX背对背传输(Avalon-ST TX Back-to-Back Transmission)
6.1.12. 中断 x
6.1.12.1. MSI和传统中断
6.1.23. 消息处理(Message Handling) x
6.1.23.1. 端点接收到的消息(Endpoint Received Messages) 6.1.23.2. 端点传输的消息(Endpoint Transmitted Messages) 6.1.23.3. 根端口收到的消息(Root Port Received Messages) 6.1.23.4. 根端口发送的消息(Root Port Transmitted Messages)
6.2. Application Layer报告的错误 x
6.2.1. 错误处理(Error Handling)
6.3. 功耗管理 x
6.3.1. Endpoint D3 Entry 6.3.2. End Point D3退出 6.3.3. 从D3 hot退出 6.3.4. 从D3 cold退出 6.3.5. 活动状态功耗管理(Active State Power Management)
6.4. 传输排序(Transaction Ordering) x
6.4.1. TX TLP排序 6.4.2. RX TLP排序
6.5. RX Buffer x
6.5.1. 重试缓存(Retry Buffer) 6.5.2. 配置重试状态(Configuration Retry Status)
7. 中断 x
7.1. 端点的中断
7.1. 端点的中断 x
7.1.1. MSI和传统中断 7.1.2. MSI-X 7.1.3. 实现MSI-X中断 7.1.4. 传统中断
8. 寄存器 x
8.1. 配置空间寄存器
8.1. 配置空间寄存器 x
8.1.1. 寄存器访问定义 8.1.2. PCI配置头（header）寄存器 8.1.3. PCI Express性能结构 8.1.4. Intel定义的VSEC Capability头 8.1.5. 通用控制和状态寄存器(General Purpose Control and Status Register) 8.1.6. 不可纠正的内部错误状态寄存器 8.1.7. 不可纠正的内部错误掩码寄存器 8.1.8. 可纠正的内部错误状态寄存器 8.1.9. 可纠正的内部错误掩码寄存器 8.1.10. SR-IOV虚拟化扩展功能寄存器地址映射(SR-IOV Virtualization Extended Capabilities Registers Address Map)
8.1.4. Intel定义的VSEC Capability头 x
8.1.4.1. Intel定义的供应商特定Header 8.1.4.2. Intel Marker 8.1.4.3. JTAG Silicon ID 8.1.4.4. 用户可配置器件和电路板ID
8.1.10. SR-IOV虚拟化扩展功能寄存器地址映射(SR-IOV Virtualization Extended Capabilities Registers Address Map) x
8.1.10.1. ARI Enhanced Capability Header 8.1.10.2. SR-IOV增强性能寄存器(SR-IOV Enhanced Capability Registers) 8.1.10.3. 初始VF和总共VF寄存器(Initial VFs and Total VFs Registers) 8.1.10.4. VF Device ID Register 8.1.10.5. Page Size Registers 8.1.10.6. VF基地址寄存器(BARs) 0-5 (VF Base Address Registers (BARs) 0-5) 8.1.10.7. Secondary PCI Express Extended Capability Header 8.1.10.8. 通道状态寄存器(Lane Status Registers) 8.1.10.9. Transaction Processing Hints (TPH) Requester Enhanced Capability Header 8.1.10.10. TPH Requester Capability Register 8.1.10.11. TPH Requester Control Register 8.1.10.12. Address Translation Services ATS Enhanced Capability Header 8.1.10.13. ATS Capability Register and ATS Control Register
9. 测试台和设计实例 x
9.1. 端点测试台(Endpoint Testbench) 9.2. 测试驱动器模块(Test Driver Module) 9.3. 根端口BFM概述(Root Port BFM Overview) 9.4. BFM处理过程与函数
9.1. 端点测试台(Endpoint Testbench) x
9.1.1. SR-IOV的端点测试台
9.3. 根端口BFM概述(Root Port BFM Overview) x
9.3.1. BFM存储器映射 9.3.2. 配置空间总线和器件编号 9.3.3. 根端口和端点的配置(Configuration of Root Port and Endpoint ) 9.3.4. 发出读写传输到应用层
9.4. BFM处理过程与函数 x
9.4.1. ebfm_barwr处理过程 9.4.2. ebfm_barwr_imm过程(ebfm_barwr_imm Procedure) 9.4.3. ebfm_barrd_wait处理过程 9.4.4. ebfm_barrd_nowt处理过程 9.4.5. ebfm_cfgwr_imm_wait过程(ebfm_cfgwr_imm_wait Procedure) 9.4.6. ebfm_cfgwr_imm_nowt处理过程 9.4.7. ebfm_cfgrd_wait处理过程 9.4.8. ebfm_cfgrd_nowt处理过程 9.4.9. BFM配置过程 9.4.10. BFM共享存储器访问过程 9.4.11. BFM日志和消息过程 9.4.12. Verilog HDL格式化函数
9.4.9. BFM配置过程 x
9.4.9.1. ebfm_cfg_rp_ep规程 9.4.9.2. ebfm_cfg_decode_bar处理过程
9.4.10. BFM共享存储器访问过程 x
9.4.10.1. 共享存储器常量 9.4.10.2. shmem_write任务 9.4.10.3. shmem_read函数 9.4.10.4. shmem_display Verilog HDL函数 9.4.10.5. shmem_fill处理过程 9.4.10.6. shmem_chk_ok函数
9.4.11. BFM日志和消息过程 x
9.4.11.1. ebfm_display Verilog HDL函数 9.4.11.2. ebfm_log_stop_sim Verilog HDL函数 9.4.11.3. ebfm_log_set_suppressed_msg_mask任务 9.4.11.4. ebfm_log_set_stop_on_msg_mask Verilog HDL任务 9.4.11.5. ebfm_log_open Verilog HDL函数 9.4.11.6. ebfm_log_close Verilog HDL函数
9.4.12. Verilog HDL格式化函数 x
9.4.12.1. himage1 9.4.12.2. himage2 9.4.12.3. himage4 9.4.12.4. himage8 9.4.12.5. himage16 9.4.12.6. dimage1 9.4.12.7. dimage2 9.4.12.8. dimage3 9.4.12.9. dimage4 9.4.12.10. dimage5 9.4.12.11. dimage6 9.4.12.12. dimage7
10. 故障排查与观察链路 x
10.1. 故障排查 10.2. PCIe链路检查工具概述
10.1. 故障排查 x
10.1.1. Polling.Active状态后仿真进程失败 10.1.2. 硬件启动问题 10.1.3. 链路训练 10.1.4. 链路在L0状态挂起(Link Hangs in L0 State) 10.1.5. 使用第三方PCIe分析程序 10.1.6. BIOS枚举问题
10.2. PCIe链路检查工具概述 x
10.2.1. PCIe* Link Inspector硬件
10.2.1. PCIe* Link Inspector硬件 x
10.2.1.1. 使能 PCIe* Link Inspector 10.2.1.2. 运行 PCIe* Link Inspector 10.2.1.3. PCIe* Link Inspector LTSSM监控工具 10.2.1.4. 访问配置空间和收发器寄存器 10.2.1.5. 其他状态命令
10.2.1.3. PCIe* Link Inspector LTSSM监控工具 x
10.2.1.3.1. LTSSM监控寄存器 10.2.1.3.2. ltssm_save2file <file_name> 10.2.1.3.3. ltssm_debug_check 10.2.1.3.4. ltssm_display <num_states>
10.2.1.4. 访问配置空间和收发器寄存器 x
10.2.1.4.1. PCIe* Link Inspector命令 10.2.1.4.2. ADME PLL和通道命令 10.2.1.4.3. 寄存器地址映射
10.2.1.5. 其他状态命令 x
10.2.1.5.1. 显示PLL锁定和校准状态寄存器
A. PCI Express核架构 x
A.1. 传输层(Transaction Layer) A.2. 数据链路层(Data Link Layer) A.3. 物理层(Physical Layer)
C. 文档修订历史 x
C.1. 用于 PCI Express* 解决方案的 Intel® Stratix® 10 Avalon® -ST和Single-Root I/O Virtualization (SR-IOV)接口用户指南的文档修订历史
1. 介绍
2. 快速入门指南
3. 接口概述
4. 参数
5. 使用IP Core进行设计
6. 模块描述
7. 中断
8. 寄存器
9. 测试台和设计实例
10. 故障排查与观察链路
A. PCI Express核架构
B. TX信用调整示例代码
C. 文档修订历史

6.1.18. PIPE接口

Stratix® 10 PIPE接口符合PHY Interface for the PCI Express Architecture PCI Express 3.0规范。
表 44.  PIPE接口

信号

方向

说明
txdata[31:0] 输出

发送数据。
txdatak[3:0] 输出 发送数据控制符指示。
txcompl 输出 发送合规。此信号驱动TX合规码型，其强制运行极性在Compliance Mode下为负（负COM字符）。
txelecidle 输出 发送电气空闲。此信号强制tx_out<n> 输出处于电气空闲状态。
txdetectrx 输出 发送检测接收。该信号通知PHY层开始一个接收检测操作或开始环回（loopback）。
powerdown[1:0] 输出 掉电。此信号请求PHY将电源状态改为指定状态（P0、P0s、P1或P2）。
txmargin[2:0] 输出 发送VOD裕量选择。此信号的值基于Link Control 2 Register的值。
txdeemp 输出 发送去加重选择。 Intel® Stratix® 10 Hard IP for PCI Express基于Training Sequences（TS）期间从链路另一端接收到的指示来设置此信号的值。您无需更改该值。
txswing 输出 置位后，表示发送器电压的全摆幅。解除置位时表示半幅。
txsynchd[1:0] 输出

对于Gen3操作，指定接收模块类型。编码定义如下：

  • 2'b01: Ordered Set Block
  • 2'b10: Data Block
不支持Gen3的设计可将该信号接地。
txblkst[3:0] 输出 对于Gen3操作，表示发送方向上一个块的开始。
txdataskip 输出

用于Gen3操作。支持MAC指示TX接口忽略TX数据接口一个时钟周期。编码定义如下：

  • 1’b0: TX数据无效
  • 1’b1: TX数据有效
rate[1:0] 输出

2‑Bit 编码定义如下：

  • 2’b00: Gen1 rate (2.5 Gbps)
  • 2’b01: Gen2 rate (5.0 Gbps)
  • 2’b1X: Gen3 rate (8.0 Gbps)
rxpolarity 输出

接收极性。此信号指示PHY层反转8B/10B接收器解码块的极性。
currentrxpreset[2:0] 输出 对于Gen3设计，指定当前预置（current preset）。
currentcoeff[17:0] 输出

对于Gen3，指定发送器要使用的系数。18个比特指定如下系数：

  • [5:0]: C-1
  • [11:6]: C0
  • [17:12]: C+1

rxeqeval

输出 对于Gen3，当PHY开始发送器均衡设置的评估时，置位此信号。当PHY完成评估时置位Phystatus。PHY解除置位rxeqeval以中止评估。

请参阅以下时序图了解此进程。

rxeqinprogress

输出 对于Gen3，当PHY开始链路训练时置位此信号。PHY锁存链路伙伴（link partner）的初始系数。

请参阅以下时序图了解此进程。

invalidreq

输出 对于Gen3，表示Link Evaluation反馈请求的TX均衡设置超出范围。PHY连续置位此信号，直到其下一次置位rxeqeval。
rxdata[31:0] 输入 接收数据控制。bit 0对应rxdata的最低位字节，以此类推。值0表示一个数据字节。值1表示一个控制字节。仅用于Gen1和Gen2。
rxdatak[3:0] 输入 接收数据控制。此总线接收通道上的数据。bit 0对应于rxdata的最低位字节，以此类推。0值表示一个数据字节。1值表示一个控制字节。仅适用于Gen1和Gen2。
phystatus 输入 PHY状态。此信号与多个PHY请求的完成进行通信。
rxvalid 输入 接收有效。此信号表示rxdata和rxdatak上的符号锁定和有效数据。
rxstatus[2:0] 输入 接收状态。此信号对接收状态进行编码，包括接收数据流和接收器检测的错误代码。
rxelecidle 输入 接收电气空闲。置位时，表示检测到电气空闲。
rxsynchd[3:0] 输入

对于Gen3操作，指定接收块类型。编码定义如下：

  • 2'b01: Ordered Set Block
  • 2'b10: Data Block
不支持Gen3的设计可将此信号接地。
rxblkst[3:0] 输入 对于Gen3操作，表示接收方向上一个块的开始。
rxdataskip 输入

用于Gen3操作。支持PCS指示RX接口忽略RX数据接口一个时钟周期。以下编码定义为：

  • 1’b0: RX数据无效
  • 1’b1: RX数据有效

dirfeedback[5:0]

输入 对于Gen3，提供一个Figure of Merit用于H-Tile收发器的链路评估。反馈应用于以下系数：
  • dirfeedback[5:4]: 反馈应用于C+1
  • dirfeedback[3:2]: 反馈应用于C0
  • dirfeedback[1:0]: 反馈应用于C-1

反馈编码定义如下：

  • 2'b00: 无变更(no change)
  • 2'b01: 递增(increment)
  • 2'b10: 递减(decrement)
  • 2/b11: 保留(reserved)

请参阅以下时序图来了解此进程。
simu_mode_pipe 输入 当设置为1时，PIPE接口处于仿真模式。
sim_pipe_pclk_in 输入

此时钟仅用于PIPE仿真，其来自refclk。是用于PIPE模式仿真的PIPE接口时钟。

sim_pipe_rate[1:0] 输出

2-bit编码的定义如下：

  • 2’b00: Gen1 rate (2.5 Gbps)
  • 2’b01: Gen2 rate (5.0 Gbps)
  • 2’b10: Gen3 rate (8.0 Gbps)
sim_ltssmstate[5:0] 输出

LTSSM状态：编码定义如下：

  • 6'h00 - Detect.Quiet
  • 6'h01 - Detect.Active
  • 6'h02 - Polling.Active
  • 6'h03 - Polling.Compliance
  • 6'h04 - Polling.Configuration
  • 6'h05 - PreDetect.Quiet
  • 6'h06 - Detect.Wait
  • 6'h07 - Configuration.Linkwidth.Start
  • 6'h08 - Configuration.Linkwidth.Accept
  • 6'h09 - Configuration.Lanenum.Wait
  • 6'h0A - Configuration.Lanenum.Accept
  • 6'h0B - Configuration.Complete
  • 6'h0C - Configuration.Idle
  • 6'h0D - Recovery.RcvrLock
  • 6'h0E - Recovery.Speed
  • 6'h0F - Recovery.RcvrCfg
  • 6'h10 - Recovery.Idle
  • 6'h20 - Recovery.Equalization Phase 0
  • 6'h21 - Recovery.Equalization Phase 1
  • 6'h22 - Recovery.Equalization Phase 2
  • 6'h23 - Recovery.Equalization Phase 3
  • 6'h11 - L0
  • 6'h12 - L0s
  • 6'h13 - L123.SendEIdle
  • 6'h14 - L1.Idle
  • 6'h15 - L2.Idle
  • 6'h16 - L2.TransmitWake
  • 6'h17 - Disabled.Entry
  • 6'h18 - Disabled.Idle
  • 6'h19 - Disabled
  • 6'h1A - Loopback.Entry
  • 6'h1B - Loopback.Active
  • 6'h1C - Loopback.Exit
  • 6'h1D - Loopback.Exit.Timeout
  • 6'h1E - HotReset.Entry
  • 6'h1F - Hot.Reset

sim_pipe_mask_tx_pll_lock

输入

速率变化期间应保持有效。此信号用于屏蔽PLL锁定信号。此接口仅用于PIPE仿真。

在串行仿真中，Endpoint PHY驱动此信号。对于PIPE仿真，在Intel测试台中，PIPE BFM驱动此信号。

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