用于 PCIe* 解决方案的 Intel® Stratix® 10 Avalon® -ST和Single Root I/O Virtualization (SR-IOV)接口用户指南

ID 683111
日期 12/06/2017
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9.4.11.2. ebfm_log_stop_sim Verilog HDL函数

ebfm_log_stop_sim处理过程停止仿真。

位置

altrpcietb_bfm_log.v

Syntax(句法)

Verilog HDL: return:=ebfm_log_stop_sim(success);

Argument(自变量)

success

设置为1时,此过程通过一条指示成功完成(successful completion)的消息来停止仿真。该消息的前缀为SUCCESS

否则,此过程通过一条指示未成功完成(unsuccessful completion)的消息来停止仿真。该消息的前缀为FAILURE

Return(返回)

Always 0(始终为0)

此值仅应用于Verilog HDL函数。