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3.1. Avalon-ST RX接口
3.2. Avalon-ST TX接口
3.3. TX信用接口(TX Credit Interface)
3.4. TX和RX串行数据
3.5. 时钟
3.6. 功能级复位接口(Function-Level Reset (FLR) Interface)
3.7. SR-IOV的控制阴影接口(Control Shadow Interface for SR-IOV)
3.8. 配置扩展总线接口(Configuration Extension Bus Interface)
3.9. Hard IP重配置接口
3.10. 中断接口
3.11. 电源管理接口(Power Management Interface)
3.12. 复位(Reset)
3.13. 传输层配置接口
3.14. PLL重配置接口
3.15. PIPE接口(仅适用于仿真)
6.1.1. Avalon-ST RX和TX接口的TLP Header和Data对齐
6.1.2. Avalon-ST 256-Bit RX接口
6.1.3. Avalon-ST 512-Bit RX接口
6.1.4. Avalon-ST 256-Bit TX接口
6.1.5. Avalon-ST 512-Bit TX接口
6.1.6. TX信用接口(TX Credit Interface)
6.1.7. 解释TX信用接口(Interpreting the TX Credit Interface)
6.1.8. 时钟
6.1.9. 更新流程控制计时器和信用释放(Update Flow Control Timer and Credit Release)
6.1.10. 复位(Resets)
6.1.11. 功能级复位接口(Function-Level Reset (FLR) Interface)
6.1.12. 中断
6.1.13. SR-IOV的控制阴影接口(Control Shadow Interface for SR-IOV)
6.1.14. 传输层配置空间接口(Transaction Layer Configuration Space Interface)
6.1.15. 配置扩展总线接口(Configuration Extension Bus Interface)
6.1.16. 硬核IP状态接口(Hard IP Status Interface)
6.1.17. 串行数据接口
6.1.18. PIPE接口
6.1.19. Hard IP重配置
6.1.20. 功耗管理接口(Power Management Interface)
6.1.21. 测试接口
6.1.22. PLL IP重配置
6.1.23. 消息处理(Message Handling)
8.1.1. 寄存器访问定义
8.1.2. PCI配置头(header)寄存器
8.1.3. PCI Express性能结构
8.1.4. Intel定义的VSEC Capability头
8.1.5. 通用控制和状态寄存器(General Purpose Control and Status Register)
8.1.6. 不可纠正的内部错误状态寄存器
8.1.7. 不可纠正的内部错误掩码寄存器
8.1.8. 可纠正的内部错误状态寄存器
8.1.9. 可纠正的内部错误掩码寄存器
8.1.10. SR-IOV虚拟化扩展功能寄存器地址映射(SR-IOV Virtualization Extended Capabilities Registers Address Map)
8.1.10.1. ARI Enhanced Capability Header
8.1.10.2. SR-IOV增强性能寄存器(SR-IOV Enhanced Capability Registers)
8.1.10.3. 初始VF和总共VF寄存器(Initial VFs and Total VFs Registers)
8.1.10.4. VF Device ID Register
8.1.10.5. Page Size Registers
8.1.10.6. VF基地址寄存器(BARs) 0-5 (VF Base Address Registers (BARs) 0-5)
8.1.10.7. Secondary PCI Express Extended Capability Header
8.1.10.8. 通道状态寄存器(Lane Status Registers)
8.1.10.9. Transaction Processing Hints (TPH) Requester Enhanced Capability Header
8.1.10.10. TPH Requester Capability Register
8.1.10.11. TPH Requester Control Register
8.1.10.12. Address Translation Services ATS Enhanced Capability Header
8.1.10.13. ATS Capability Register and ATS Control Register
9.4.1. ebfm_barwr处理过程
9.4.2. ebfm_barwr_imm过程(ebfm_barwr_imm Procedure)
9.4.3. ebfm_barrd_wait处理过程
9.4.4. ebfm_barrd_nowt处理过程
9.4.5. ebfm_cfgwr_imm_wait过程(ebfm_cfgwr_imm_wait Procedure)
9.4.6. ebfm_cfgwr_imm_nowt处理过程
9.4.7. ebfm_cfgrd_wait处理过程
9.4.8. ebfm_cfgrd_nowt处理过程
9.4.9. BFM配置过程
9.4.10. BFM共享存储器访问过程
9.4.11. BFM日志和消息过程
9.4.12. Verilog HDL格式化函数
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10.2.1.4.1. PCIe* Link Inspector命令
这些命令使用 PCIe* Link Inspector连接以读写Configuration Space,LTSSM监视器,PLL和Native PHY通道中的寄存器。
命令 | 描述 |
---|---|
pli_read32 <slave_if> <pli_base_addr> <pli_reg_addr> | 在指定基地址和寄存器地址处进行从接口32-bit读操作。 |
pli_read8 <slave_if> <base_addr> <reg_addr> | 在指定基地址和寄存器地址处执行从接口8-bit读操作。 |
pli_write32 <slave_if> <pli_base_addr> <pli_reg_addr> <value> | 在指定基地址和寄存器地址处对从接口进行指定值的32-bit写操作。 |
pli_write8 <slave_if> <base_addr> <reg_addr> <value> | 在指定基地址和寄存器地址处对从接口进行指定值的8-bit写操作。 |
pli_rmw32 <slave_if> <base_addr> <reg_addr> <bit_mask> <value> | 在使用位掩码指定的基地址和寄存器地址处对从接口进行指定值的32-bit read-modify-write(读—修改—写)操作。 |
pli_rmw8 <slave_if> <base_addr> <reg_addr> <bit_mask> <value> | 在使用位掩码指定的基地址和寄存器地址处对从接口进行指定值的8-bit read-modify-write操作。 |
pli_dump_to_file <slave_if> <filename> <base_addr> <start_reg_addr> <end_reg_addr> | 将从接口的内容写入指定文件。基地址以及开始和结束寄存器地址指定写入范围。 <slave_if>自变量可取以下值:
|
PCIe* Link Inspector命令实例
以下命令使用Register Address Map中指定地址。
使用如下命令从ATX PLL读取寄存器0x480:
% pli_read8 $pli_adme $atxpll_base_addr 0x480
使用如下命令将0xFF写入位于地址0x4E0的fPLL寄存器:
% pli_write8 $pli_adme $fpll_base_addr 0x4E0 0xFF
使用如下命令执行read-modify-write,以通过一个0x03位掩码将0x02写入channel 3:
% pli_rmw8 $pli_adme $xcvr_ch3_base_addr 0x481 0x03 0x02
使用如下命令指示LTSSM监控工具跳过对Recovery.Rcvlock状态的记录:
$pli_write $pli_adme $ltssm_base_addr 0x04 0x0000000D
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