仅对英特尔可见 — GUID: gbj1496331785756
Ixiasoft
3.1. Avalon-ST RX接口
3.2. Avalon-ST TX接口
3.3. TX信用接口(TX Credit Interface)
3.4. TX和RX串行数据
3.5. 时钟
3.6. 功能级复位接口(Function-Level Reset (FLR) Interface)
3.7. SR-IOV的控制阴影接口(Control Shadow Interface for SR-IOV)
3.8. 配置扩展总线接口(Configuration Extension Bus Interface)
3.9. Hard IP重配置接口
3.10. 中断接口
3.11. 电源管理接口(Power Management Interface)
3.12. 复位(Reset)
3.13. 传输层配置接口
3.14. PLL重配置接口
3.15. PIPE接口(仅适用于仿真)
6.1.1. Avalon-ST RX和TX接口的TLP Header和Data对齐
6.1.2. Avalon-ST 256-Bit RX接口
6.1.3. Avalon-ST 512-Bit RX接口
6.1.4. Avalon-ST 256-Bit TX接口
6.1.5. Avalon-ST 512-Bit TX接口
6.1.6. TX信用接口(TX Credit Interface)
6.1.7. 解释TX信用接口(Interpreting the TX Credit Interface)
6.1.8. 时钟
6.1.9. 更新流程控制计时器和信用释放(Update Flow Control Timer and Credit Release)
6.1.10. 复位(Resets)
6.1.11. 功能级复位接口(Function-Level Reset (FLR) Interface)
6.1.12. 中断
6.1.13. SR-IOV的控制阴影接口(Control Shadow Interface for SR-IOV)
6.1.14. 传输层配置空间接口(Transaction Layer Configuration Space Interface)
6.1.15. 配置扩展总线接口(Configuration Extension Bus Interface)
6.1.16. 硬核IP状态接口(Hard IP Status Interface)
6.1.17. 串行数据接口
6.1.18. PIPE接口
6.1.19. Hard IP重配置
6.1.20. 功耗管理接口(Power Management Interface)
6.1.21. 测试接口
6.1.22. PLL IP重配置
6.1.23. 消息处理(Message Handling)
8.1.1. 寄存器访问定义
8.1.2. PCI配置头(header)寄存器
8.1.3. PCI Express性能结构
8.1.4. Intel定义的VSEC Capability头
8.1.5. 通用控制和状态寄存器(General Purpose Control and Status Register)
8.1.6. 不可纠正的内部错误状态寄存器
8.1.7. 不可纠正的内部错误掩码寄存器
8.1.8. 可纠正的内部错误状态寄存器
8.1.9. 可纠正的内部错误掩码寄存器
8.1.10. SR-IOV虚拟化扩展功能寄存器地址映射(SR-IOV Virtualization Extended Capabilities Registers Address Map)
8.1.10.1. ARI Enhanced Capability Header
8.1.10.2. SR-IOV增强性能寄存器(SR-IOV Enhanced Capability Registers)
8.1.10.3. 初始VF和总共VF寄存器(Initial VFs and Total VFs Registers)
8.1.10.4. VF Device ID Register
8.1.10.5. Page Size Registers
8.1.10.6. VF基地址寄存器(BARs) 0-5 (VF Base Address Registers (BARs) 0-5)
8.1.10.7. Secondary PCI Express Extended Capability Header
8.1.10.8. 通道状态寄存器(Lane Status Registers)
8.1.10.9. Transaction Processing Hints (TPH) Requester Enhanced Capability Header
8.1.10.10. TPH Requester Capability Register
8.1.10.11. TPH Requester Control Register
8.1.10.12. Address Translation Services ATS Enhanced Capability Header
8.1.10.13. ATS Capability Register and ATS Control Register
9.4.1. ebfm_barwr处理过程
9.4.2. ebfm_barwr_imm过程(ebfm_barwr_imm Procedure)
9.4.3. ebfm_barrd_wait处理过程
9.4.4. ebfm_barrd_nowt处理过程
9.4.5. ebfm_cfgwr_imm_wait过程(ebfm_cfgwr_imm_wait Procedure)
9.4.6. ebfm_cfgwr_imm_nowt处理过程
9.4.7. ebfm_cfgrd_wait处理过程
9.4.8. ebfm_cfgrd_nowt处理过程
9.4.9. BFM配置过程
9.4.10. BFM共享存储器访问过程
9.4.11. BFM日志和消息过程
9.4.12. Verilog HDL格式化函数
仅对英特尔可见 — GUID: gbj1496331785756
Ixiasoft
2.3. 生成设计实例
请按照如下步骤生成您的设计:
图 15. 过程
- 在 Intel® Quartus® Prime Pro Edition软件中,创建一个新工程(File > New Project Wizard)。
- 指定Directory,Name和Top-Level Entity。
- 对于Project Type,选择默认值Empty project。点击Next。
- 而Add Files就点击Next。
- 对于Family下的Family,Device & Board Settings,请为您的设计选择 Intel® Stratix® 10 和Target Device。
- 点击Finish。
- 在IP Catalog中放置添加 Avalon® -ST Intel® Stratix® 10 Hard IP for PCI Express* 。
- 在New IP Variant对话框中,为您的IP指定一个名称。
- IP Settings选项卡中,为您的IP类型指定参数。
- Example Designs选项卡中,作如下选择:
- For Available Example Designs, select PIO.
- 对于Example Design Files,请打开Simulation和Synthesis选项。
- 如果已选择x16配置,请为Select simulation Root Ccomplex BFM选择适当的BFM:
- Intel FPGA BFM:适用于高达Gen3 x8的配置。该总线功能性模型(BFM)支持低至x8下行训练的x16配置。
- Third-party BFM:如果需要通过第三方BFM仿真全部16个lane的x16配置。请参阅AN-811:使用Avery BFM的Intel Stratix 10器件PCI Express Gen3x16仿真获得更多关于通过Avery BFM进行仿真的信息。 .
- 对于Generated HDL Format,当前版本中仅支持Verilog。
- 为Target Development Kit选择适当的管脚。
注: 如果您选择None,则所生成的设计实例将以指定器件为目标。如果计划在硬件中测试设计,请在.qsf文件中进行正确的管脚分配。
- 选择Generate Example Design以创建一个可仿真并下载到硬件的设计实例。如果选择了某种 Intel® Stratix® 10开发板,但该板上的器件与早前在 Intel® Quartus® Prime工程中的所选不同,则该板上的器件会将早前选择的器件覆盖。当提示要求您指定设计实例的目录时,请选择默认目录, <example_design>/pcie_s10_hip_ast_0_example_design
图 16. 设计实例选项卡
- 点击Finish。出现提示时保存您的.ip文件。
- 出现Recent changes have not been generated. Generate now?提示,创建仿真和综合设计实例的文件。点击No仿真已生成的测试台设计实例。可将完整设计实例的.sof文件下载到电路板进行硬件验证。
- 关闭您的工程。