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3.1. Avalon-ST RX接口
3.2. Avalon-ST TX接口
3.3. TX信用接口(TX Credit Interface)
3.4. TX和RX串行数据
3.5. 时钟
3.6. 功能级复位接口(Function-Level Reset (FLR) Interface)
3.7. SR-IOV的控制阴影接口(Control Shadow Interface for SR-IOV)
3.8. 配置扩展总线接口(Configuration Extension Bus Interface)
3.9. Hard IP重配置接口
3.10. 中断接口
3.11. 电源管理接口(Power Management Interface)
3.12. 复位(Reset)
3.13. 传输层配置接口
3.14. PLL重配置接口
3.15. PIPE接口(仅适用于仿真)
6.1.1. Avalon-ST RX和TX接口的TLP Header和Data对齐
6.1.2. Avalon-ST 256-Bit RX接口
6.1.3. Avalon-ST 512-Bit RX接口
6.1.4. Avalon-ST 256-Bit TX接口
6.1.5. Avalon-ST 512-Bit TX接口
6.1.6. TX信用接口(TX Credit Interface)
6.1.7. 解释TX信用接口(Interpreting the TX Credit Interface)
6.1.8. 时钟
6.1.9. 更新流程控制计时器和信用释放(Update Flow Control Timer and Credit Release)
6.1.10. 复位(Resets)
6.1.11. 功能级复位接口(Function-Level Reset (FLR) Interface)
6.1.12. 中断
6.1.13. SR-IOV的控制阴影接口(Control Shadow Interface for SR-IOV)
6.1.14. 传输层配置空间接口(Transaction Layer Configuration Space Interface)
6.1.15. 配置扩展总线接口(Configuration Extension Bus Interface)
6.1.16. 硬核IP状态接口(Hard IP Status Interface)
6.1.17. 串行数据接口
6.1.18. PIPE接口
6.1.19. Hard IP重配置
6.1.20. 功耗管理接口(Power Management Interface)
6.1.21. 测试接口
6.1.22. PLL IP重配置
6.1.23. 消息处理(Message Handling)
8.1.1. 寄存器访问定义
8.1.2. PCI配置头(header)寄存器
8.1.3. PCI Express性能结构
8.1.4. Intel定义的VSEC Capability头
8.1.5. 通用控制和状态寄存器(General Purpose Control and Status Register)
8.1.6. 不可纠正的内部错误状态寄存器
8.1.7. 不可纠正的内部错误掩码寄存器
8.1.8. 可纠正的内部错误状态寄存器
8.1.9. 可纠正的内部错误掩码寄存器
8.1.10. SR-IOV虚拟化扩展功能寄存器地址映射(SR-IOV Virtualization Extended Capabilities Registers Address Map)
8.1.10.1. ARI Enhanced Capability Header
8.1.10.2. SR-IOV增强性能寄存器(SR-IOV Enhanced Capability Registers)
8.1.10.3. 初始VF和总共VF寄存器(Initial VFs and Total VFs Registers)
8.1.10.4. VF Device ID Register
8.1.10.5. Page Size Registers
8.1.10.6. VF基地址寄存器(BARs) 0-5 (VF Base Address Registers (BARs) 0-5)
8.1.10.7. Secondary PCI Express Extended Capability Header
8.1.10.8. 通道状态寄存器(Lane Status Registers)
8.1.10.9. Transaction Processing Hints (TPH) Requester Enhanced Capability Header
8.1.10.10. TPH Requester Capability Register
8.1.10.11. TPH Requester Control Register
8.1.10.12. Address Translation Services ATS Enhanced Capability Header
8.1.10.13. ATS Capability Register and ATS Control Register
9.4.1. ebfm_barwr处理过程
9.4.2. ebfm_barwr_imm过程(ebfm_barwr_imm Procedure)
9.4.3. ebfm_barrd_wait处理过程
9.4.4. ebfm_barrd_nowt处理过程
9.4.5. ebfm_cfgwr_imm_wait过程(ebfm_cfgwr_imm_wait Procedure)
9.4.6. ebfm_cfgwr_imm_nowt处理过程
9.4.7. ebfm_cfgrd_wait处理过程
9.4.8. ebfm_cfgrd_nowt处理过程
9.4.9. BFM配置过程
9.4.10. BFM共享存储器访问过程
9.4.11. BFM日志和消息过程
9.4.12. Verilog HDL格式化函数
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A.2. 数据链路层(Data Link Layer)
Data Link Layer位于Transaction Layer与Physical Layer之间。它保持了数据包的完整性,并在PCI Express链路层进行通信(通过DLL数据包传输)。
DLL实现以下功能:
- 通过接收和发送DLL数据包(DLLP)进行链路管理,链路管理用于以下功能:
- DLLP接收和发送的电源管理
- 发送和接收ACK/NAK数据包
- 通过生成和检查TLP和DLLP的CRC的数据完整性
- NAK DLLP接收或重播超时情况下的TLP重新传输,使用重试(重播)缓存
- 重试缓存的管理
- 通过Physical Layer的Link Training and Status State Machine (LTSSM)发生错误时的链路重新培训请求
图 82. 数据链路层(Data Link Layer)
DLL包含以下子模块:
- Data Link Control and Management State Machine—此状态机连接到Physical Layer的LTSSM状态机以及Transaction Layer。它初始化链路和流程控制信用,并对Transaction Layer报告状态。
- Power Management—此功能用于处理握手(handshake)以进入低功耗模式。这种转换基于Configuration Space和接收到的Power Management (PM) DLLP中的寄存器值。所有的 Intel® Stratix® 10 Hard IP for PCIe IP core variants都不支持低功耗模式。
- Data Link Layer Packet Generator and Checker—此模块与DLLP的16-bit CRC相关联,并保持已传输数据包的完整性。
- Transaction Layer Packet Generator—此模块生成传输数据包,包括一个序列号和32-bit Link CRC (LCRC)。数据包被发送到retry buffer以供内部存储。在retry模式下,TLP generator接收来自retry buffer的数据包,并对传输数据包生成CRC。
- Retry Buffer—retry buffer存储TLP,并在NAK DLLP接收情况下重新发送所有未确认的数据包。在ACK DLLP接收的情况下,retry buffer丢弃所有确认的数据包。
- ACK/NAK Packets—ACK/NAK模块处理ACK/NAK DLLP,并生成已发送数据包的序列号。
- Transaction Layer Packet Checker—此模块检查已接收的TLP的完整性,并生成一个ACK/NAK DLLP传输的请求。
- TX Arbitration—此模块对传输进行仲裁,按以下顺序进行优先级排序:
- Initialize FC Data Link Layer packet
- ACK/NAK DLLP (高优先级)
- Update FC DLLP (高优先级)
- PM DLLP
- Retry buffer TLP
- TLP
- Update FC DLLP (低优先级)
- ACK/NAK FC DLLP (低优先级)