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3.1. Avalon-ST RX接口
3.2. Avalon-ST TX接口
3.3. TX信用接口(TX Credit Interface)
3.4. TX和RX串行数据
3.5. 时钟
3.6. 功能级复位接口(Function-Level Reset (FLR) Interface)
3.7. SR-IOV的控制阴影接口(Control Shadow Interface for SR-IOV)
3.8. 配置扩展总线接口(Configuration Extension Bus Interface)
3.9. Hard IP重配置接口
3.10. 中断接口
3.11. 电源管理接口(Power Management Interface)
3.12. 复位(Reset)
3.13. 传输层配置接口
3.14. PLL重配置接口
3.15. PIPE接口(仅适用于仿真)
6.1.1. Avalon-ST RX和TX接口的TLP Header和Data对齐
6.1.2. Avalon-ST 256-Bit RX接口
6.1.3. Avalon-ST 512-Bit RX接口
6.1.4. Avalon-ST 256-Bit TX接口
6.1.5. Avalon-ST 512-Bit TX接口
6.1.6. TX信用接口(TX Credit Interface)
6.1.7. 解释TX信用接口(Interpreting the TX Credit Interface)
6.1.8. 时钟
6.1.9. 更新流程控制计时器和信用释放(Update Flow Control Timer and Credit Release)
6.1.10. 复位(Resets)
6.1.11. 功能级复位接口(Function-Level Reset (FLR) Interface)
6.1.12. 中断
6.1.13. SR-IOV的控制阴影接口(Control Shadow Interface for SR-IOV)
6.1.14. 传输层配置空间接口(Transaction Layer Configuration Space Interface)
6.1.15. 配置扩展总线接口(Configuration Extension Bus Interface)
6.1.16. 硬核IP状态接口(Hard IP Status Interface)
6.1.17. 串行数据接口
6.1.18. PIPE接口
6.1.19. Hard IP重配置
6.1.20. 功耗管理接口(Power Management Interface)
6.1.21. 测试接口
6.1.22. PLL IP重配置
6.1.23. 消息处理(Message Handling)
8.1.1. 寄存器访问定义
8.1.2. PCI配置头(header)寄存器
8.1.3. PCI Express性能结构
8.1.4. Intel定义的VSEC Capability头
8.1.5. 通用控制和状态寄存器(General Purpose Control and Status Register)
8.1.6. 不可纠正的内部错误状态寄存器
8.1.7. 不可纠正的内部错误掩码寄存器
8.1.8. 可纠正的内部错误状态寄存器
8.1.9. 可纠正的内部错误掩码寄存器
8.1.10. SR-IOV虚拟化扩展功能寄存器地址映射(SR-IOV Virtualization Extended Capabilities Registers Address Map)
8.1.10.1. ARI Enhanced Capability Header
8.1.10.2. SR-IOV增强性能寄存器(SR-IOV Enhanced Capability Registers)
8.1.10.3. 初始VF和总共VF寄存器(Initial VFs and Total VFs Registers)
8.1.10.4. VF Device ID Register
8.1.10.5. Page Size Registers
8.1.10.6. VF基地址寄存器(BARs) 0-5 (VF Base Address Registers (BARs) 0-5)
8.1.10.7. Secondary PCI Express Extended Capability Header
8.1.10.8. 通道状态寄存器(Lane Status Registers)
8.1.10.9. Transaction Processing Hints (TPH) Requester Enhanced Capability Header
8.1.10.10. TPH Requester Capability Register
8.1.10.11. TPH Requester Control Register
8.1.10.12. Address Translation Services ATS Enhanced Capability Header
8.1.10.13. ATS Capability Register and ATS Control Register
9.4.1. ebfm_barwr处理过程
9.4.2. ebfm_barwr_imm过程(ebfm_barwr_imm Procedure)
9.4.3. ebfm_barrd_wait处理过程
9.4.4. ebfm_barrd_nowt处理过程
9.4.5. ebfm_cfgwr_imm_wait过程(ebfm_cfgwr_imm_wait Procedure)
9.4.6. ebfm_cfgwr_imm_nowt处理过程
9.4.7. ebfm_cfgrd_wait处理过程
9.4.8. ebfm_cfgrd_nowt处理过程
9.4.9. BFM配置过程
9.4.10. BFM共享存储器访问过程
9.4.11. BFM日志和消息过程
9.4.12. Verilog HDL格式化函数
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6.1.16. 硬核IP状态接口(Hard IP Status Interface)
Hard IP Status: 这一可选的接口包括以下可用于调试的信号:链路状态信号,中断状态信号,TX and RX奇偶校验错误信号,可纠正的和不可纠正的错误信号。
信号 |
方向 |
说明 |
---|---|---|
derr_cor_ext_rcv | Output |
置位时,表明RX buffer检测到一个1-bit(可纠正的)ECC错误。这是一个脉冲拉伸输出(pulse stretched output)。 |
derr_cor_ext_rpl | Output |
置位时,表明retry buffer检测到一个1-bit(可纠正的)ECC错误。这是一个脉冲拉伸输出(pulse stretched output)。 |
derr_rpl | Output |
置位时,表明retry buffer检测到一个2-bit(不可纠正的)ECC错误。这是一个脉冲拉伸输出(pulse stretched output)。 |
derr_uncor_ext_rcv | Output |
置位时,表明RX buffer检测到一个2-bit(不可纠正的)ECC错误。这是一个脉冲拉伸输出(pulse stretched output)。 |
int_status[10:0](H-Tile) int_status[7:0] (L-Tile) |
Output |
Int_status[3:0]信号将传统中断驱动到应用中。int_status[10:4]信号提供其他中断的状态。以下信号定义为:
|
int_status_common[2:0] | Output |
指定以下寄存器的中断状态。置位时,表明中断处于挂起状态:
|
lane_act[4:0] | Output |
Lane Active Mode:此信号表示链路训练期间配置的通道数。以下编码定义为:
|
link_up | Output |
置位时,链路开启。 |
ltssmstate[5:0] | Output |
Link Training and Status State Machine (LTSSM)状态:LTSSM状态机编码定义了以下状态:
|
rx_par_err | Output |
置位一个周期表明在RX buffer的输入上的TLP中检测到一个奇偶校验错误。此错误被记录为VSEC寄存器中不可纠正的内部错误。关于详细信息,请参考Uncorrectable Internal Error Status Register。如果出现此错误,那么必须复位Hard IP,因为奇偶校验错误能使Hard IP处于一种未知状态。 |
tx_par_err | Output |
置位一个周期表明TX TLP传输期间的奇偶校验错误。即便检测到奇偶校验错误,IP core也会发送TX TLP数据包。 |
相关信息