用于 PCIe* 解决方案的 Intel® Stratix® 10 Avalon® -ST和Single Root I/O Virtualization (SR-IOV)接口用户指南

ID 683111
日期 12/06/2017
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5.4.2. 复位要求

Avalon® -ST Intel® Stratix® 10 Hard IP for PCI Express IP Core具有两个异步的低电平有效复位输入nporpin_perst。两者都复位Transaction,Data Link和Physical Layers。

npor

Application Layer驱动npor复位输入到PCIe IP core。如果您选择设计一个不驱动npor的Application Layer,那么您必须将此输出连接到1'b1。npor信号将所有寄存器和状态机复位到它们的初始值。

pin_perst

这是PCI Express Fundamental Reset信号。置位此信号将返回所有寄存器和状态机到它们的初始值。PCIe IP core的每个实例都有一个专用的pin_perst管脚。您必须将每个hard IP实例的pin_perst连接到对应的nPERST管脚。这些管脚的位置如下:
  • NPERSTL0 : 左下PCIe IP core和Configuration via Protocol (CvP)
  • NPERSTL1: 左中PCIe PCIe IP core (可用时)
  • NPERSTL2: 左上PCIe IP core (可用时)
  • NPERSTR0: 右下PCIe IP core (可用时)
  • NPERSTR1: 右中PCIe IP core (可用时)
  • NPERSTR2: 右上PCIe IP core (可用时)
为了实现最大的兼容性,请首先使用器件左侧的底部PCIe IP core。这是使用PCIe链路支持CvP的唯一位置。
注: Quartus® Prime Pro – Stratix 10 Edition 17.1 Interim Release不包含CvP。

reset_status

置位时,此信号表明PCIe IP core处于复位状态。reset_status信号与coreclkout_hip同步。此信号为高电平有效。

clr_st

此信号具有与reset_status信号同样的功能。此信号用于向后兼容 Arria® 10器件。此信号为高电平有效。