| 2019.05.02 |
19.1 |
- 将LVDS SERDES使用模式总结列表移动到其相应主题下。
- 更新了LVDS SERDES使用模式列表的说明以提高准确度。
- 更新了罗列LVDS SERDES IP核功能模式的列表以详细说明所有功能模式支持3至10的SERDES因子。
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| 2019.02.26 |
18.1 |
更新了LVDS接口和外部PLL模式的指南：
- 将non-DPA和DPA模式的图示进行组合。
- 并在图示中对仅用于CPA模式的端口进行标注。
- 更新了LVDS SERDES IP复位信号的源。
- 更新了从IOPLL IP到LVDS SERDES IPext_pll_locked端口的locked信号连接。
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| 2019.01.14 |
18.1 |
删除了关于可编程VOD值“0”不适用于LVDS I/O标准的声明。 |
| 2018.11.12 |
18.1 |
- 更新了罗列差分发送器专用电路和功能的表格以阐明串化器的宽度为从3位到10位。
- 更新了关于LVDS参考时钟源的指南以包含对其他I/O bank的参考时钟输入支持。
- 删除了图示中显示soft-CDR mode下LVDS接收器的ext_loaden信号。
- 详细说明了soft-CDR模式下的LVDS接收器不需要将IOPLL负载信号连接到LVDS接收器ext_loaden信号。
- 删除了开启外部PLL选项时使用CPA块的限制。
- 更新了关于外部PLL模式时序分析的主题，以提高清晰度。
- 更新了仿真设计实例的主题，添加了关于非可合成仿真驱动程序的注释。
- 将“TimeQuest Timing Analyzer”重命名为“Timing Analyzer”。
- 将“SignalTap”重命名为“Signal Tap”。
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| 2018.08.06 |
18.0 |
- 阐明了所有LVDS SERDES IP使用模式支持SERDES因子3至10。
- 在指南：差分通道的管脚布局部分中阐述了将DPA功能有效I/O bank中的未使用管脚分配到与该 bank使用相同VCCIO电压电平的单端或差分I/O标准。
- 删除了 Intel® Stratix® 10LVDS通道支持话题中的LVDS通道计算列表并为 Intel® Stratix® 10管脚说明文件添加了链接。
- 删除了显示RSKM计算示例的主题中“待定特征”标签。
- 更新了LVDS SERDES IP核功能列表，以包括CPA块。
- 在外部模式下使用LVDS接口的所有示例中，将outclk2更新到outclk4。
- 更新了外部PLL模式下IOPLL和LVDS SERDES IP核信号的列表和示例，以包含关于在开启CPA块时使用IP核的信息。
- 更新了LVDS SERDES IP核例化指南以详细说明任何功能模式下通过外部PLL就可在每个I/O bank中使用多个LVDS SERDES IP核。
- 更正了印刷错误—在解串器主题中将tx_inclock更改为rx_inclock。
- 更新了指南中关于通过外部PLL使用相同I/O bank中LVDS发送器和接收器的图示说明，以阐明图示中显示了需要连接的部分。
- 在“功能说明”部分添加了关于CPA块的主题。将CPA功能指南中的信息移至该新主题中。
- 更新了指南中关于使用CPA功能将信息转移到新CPA的内容。为新内容添加了链接。
- 更新了可综合设计实例内容以提高清晰度并添加了双工模式。
- 更正了组合式接收器和发送器设计实例内容以详细说明其创建外部PLL。组合式发送器和接收器设计实例不支持双工功能。
- 更新了动态相移设计实例内容以详细说明设计实例不支持双工功能。
- 更新了LVDS SERDES IP核常规设置参考内容，以阐明Duplex Feature模式下的通道数以及更新了CPA功能参数名称。
- 更新了以下IP核的名称：
- Intel FPGA LVDS SERDES更改为LVDS SERDES Intel FPGA IP
- Intel FPGA IOPLL更改为IOPLL Intel FPGA IP
- Intel FPGA GPIO更改为GPIO Intel FPGA IP
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