Intel® Stratix® 10高速LVDS I/O用户指南

ID 683792
日期 5/02/2019
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3.1.7.3. 外部PLL模式下IOPLL IP核与LVDS SERDES IP核之间的连接

图 21. 外部PLL模式下DPA LVDS接收器与IOPLL IP核的连接


图 22. 外部PLL模式下Soft-CDR LVDS接收器与IOPLL IP核的连接


图 23. 外部PLL模式下LVDS发送器与IOPLL IP核的连接将I/O PLL lvds_clk[1]loaden[1]端口连接到LVDS发送器的ext_fclkext_loaden端口上。


外部PLL模式下LVDS SERDES IP核中的ext_coreclock被自动使能。如果此端口未如前述图示进行连接,则 Intel® Quartus® Prime编译器会输出错误消息。