Intel® Stratix® 10高速LVDS I/O用户指南

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ID 683792
日期 5/02/2019
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1. Intel® Stratix® 10高速LVDS I/O概述 2. Intel® Stratix® 10高速LVDS I/O体系结构和功能 3. Stratix 10高速LVDS I/O设计考量 4. Intel® Stratix® 10高速LVDS I/O实现指南 5. LVDS SERDES Intel® FPGA IP参考文献 6. Intel® Stratix® 10高速LVDS I/O用户指南存档 7. Intel® Stratix® 10高速LVDS I/O用户指南文档修订历史
1. Intel® Stratix® 10高速LVDS I/O概述 x
1.1. Intel® Stratix® 10 LVDS SERDES使用模式 1.2. Intel® Stratix® 10 LVDS通道支持 1.3. Intel® Stratix® 10 GPIO Banks，SERDES和DPA位置
2. Intel® Stratix® 10高速LVDS I/O体系结构和功能 x
2.1. Intel® Stratix® 10 LVDS SERDES I/O标准支持 2.2. LVDS发送器可编程I/O功能 2.3. SERDES电路 2.4. Intel® Stratix® 10 器件中的差分发送器 2.5. Intel® Stratix® 10 器件中的差分接收器
2.2. LVDS发送器可编程I/O功能 x
2.2.1. 可编程预加重（Programmable Pre-Emphasis） 2.2.2. 可编程差分输出电压
2.4. Intel® Stratix® 10 器件中的差分发送器 x
2.4.1. Intel® Stratix® 10 器件中的发送器模块 2.4.2. DDR和SDR的串化器旁路操作
2.5. Intel® Stratix® 10 器件中的差分接收器 x
2.5.1. Intel® Stratix® 10 器件中的接收器模块 2.5.2. Intel® Stratix® 10 器件中的接收器模式
2.5.1. Intel® Stratix® 10 器件中的接收器模块 x
2.5.1.1. DPA块 2.5.1.2. 同步器 2.5.1.3. 数据重对齐块（Bit Slip） 2.5.1.4. 解串器
2.5.2. Intel® Stratix® 10 器件中的接收器模式 x
2.5.2.1. Non-DPA模式 2.5.2.2. DPA模式 2.5.2.3. Soft-CDR模式
3. Stratix 10高速LVDS I/O设计考量 x
3.1. Intel® Stratix® 10 器件的PLL和时钟 3.2. 源同步时序预算 3.3. 指南：LVDS SERDES IP核例化 3.4. 指南：Soft-CDR模式的LVDS SERDES管脚对 3.5. 指南：相同I/O Bank中的LVDS发送器和接收器
3.1. Intel® Stratix® 10 器件的PLL和时钟 x
3.1.1. 时钟差分发送器 3.1.2. 时钟差分接收器 3.1.3. 指南：LVDS参考时钟源 3.1.4. 指南：将整数PLL模式下的PLL用于LVDS 3.1.5. 指南：使用PLL的高速时钟仅对LVDS SERDES提供时钟 3.1.6. 指南：差分通道的管脚布局 3.1.7. LVDS接口的外部PLL模式
3.1.7. LVDS接口的外部PLL模式 x
3.1.7.1. 使用LVDS SERDES IP核的IOPLL IP核信号接口 3.1.7.2. 外部PLL模式的IOPLL参数值 3.1.7.3. 外部PLL模式下IOPLL IP核与LVDS SERDES IP核之间的连接
3.2. 源同步时序预算 x
3.2.1. 差分数据定向 3.2.2. 差分I/O位位置 3.2.3. 发送器通道至通道偏斜 3.2.4. Non-DPA模式的接收器偏斜裕量
3.2.2. 差分I/O位位置 x
3.2.2.1. 差分位命名约定
3.2.4. Non-DPA模式的接收器偏斜裕量 x
3.2.4.1. RSKM方程 3.2.4.2. 实例：RSKM计算
3.5. 指南：相同I/O Bank中的LVDS发送器和接收器 x
3.5.1. 使用双工功能 3.5.2. 使用外部PLL
4. Intel® Stratix® 10高速LVDS I/O实现指南 x
4.1. LVDS SERDES Intel® FPGA IP 4.2. LVDS SERDES IP核初始化和复位 4.3. LVDS SERDES IP核时序 4.4. LVDS SERDES IP核设计实例 4.5. Arria® V、 Cyclone® V和 Stratix® V器件的IP移植流程
4.1. LVDS SERDES Intel® FPGA IP x
4.1.1. LVDS SERDES IP核功能 4.1.2. LVDS SERDES IP核功能模式 4.1.3. LVDS SERDES IP核功能说明
4.1.3. LVDS SERDES IP核功能说明 x
4.1.3.1. 串化器 4.1.3.2. DPA FIFO 4.1.3.3. Bitslip（位滑动） 4.1.3.4. 解串器 4.1.3.5. 时钟相位对齐
4.2. LVDS SERDES IP核初始化和复位 x
4.2.1. Non-DPA模式下初始化LVDS SERDES IP核 4.2.2. DPA模式下初始化LVDS SERDES IP核 4.2.3. 复位DPA 4.2.4. 字边界对齐
4.2.4. 字边界对齐 x
4.2.4.1. 对齐字边界
4.3. LVDS SERDES IP核时序 x
4.3.1. I/O时序分析 4.3.2. FPGA时序分析 4.3.3. 外部PLL模式的时序分析 4.3.4. 内部FPGA路径的时序收敛指南 4.3.5. 指南：使用时钟相位对齐块提高时序收敛
4.3.1. I/O时序分析 x
4.3.1.1. 获得RSKM报告 4.3.1.2. 获得TCCS报告
4.4. LVDS SERDES IP核设计实例 x
4.4.1. LVDS SERDES IP核可综合 Intel® Quartus® Prime设计实例 4.4.2. LVDS SERDES IP核仿真设计实例 4.4.3. 组合式LVDS SERDES IP核发送器和接收器设计实例 4.4.4. LVDS SERDES IP核动态相移设计实例
4.5. Arria® V、 Cyclone® V和 Stratix® V器件的IP移植流程 x
4.5.1. 移植ALTLVDS_TX和ALTLVDS_RX IP核
5. LVDS SERDES Intel® FPGA IP参考文献 x
5.1. LVDS SERDES IP核参数设置 5.2. LVDS SERDES IP核信号 5.3. 比较LVDS SERDES Intel® FPGA IP与 Stratix® V SERDES
5.1. LVDS SERDES IP核参数设置 x
5.1.1. LVDS SERDES IP核常规设置 5.1.2. LVDS SERDES IP核PLL设置 5.1.3. LVDS SERDES IP核接收器设置 5.1.4. LVDS SERDES IP核发送器设置 5.1.5. LVDS SERDES IP核时钟源摘要
5.1.3. LVDS SERDES IP核接收器设置 x
5.1.3.1. 接收器输入时钟参数设置
5.1.4. LVDS SERDES IP核发送器设置 x
5.1.4.1. 设置发送器输出时钟参数
1. Intel® Stratix® 10高速LVDS I/O概述
2. Intel® Stratix® 10高速LVDS I/O体系结构和功能
3. Stratix 10高速LVDS I/O设计考量
4. Intel® Stratix® 10高速LVDS I/O实现指南
5. LVDS SERDES Intel® FPGA IP参考文献
6. Intel® Stratix® 10高速LVDS I/O用户指南存档
7. Intel® Stratix® 10高速LVDS I/O用户指南文档修订历史

5.2. LVDS SERDES IP核信号

表 30.  普通LVDS SERDES TX和RX信号
信号名称 宽度 方向 类型 说明
inclock 1 Input 时钟 PLL参考时钟
pll_areset 1 Input 复位 有效高电平异步复位LVDS SERDES IP核和PLL中所有模块
pll_locked 1 Output 控制 内部PLL锁定时置位
表 31.   LVDS SERDES IP核RX信号本表格中，N表示LVDS接口宽度和串行通道数，J表示接口的SERDES因子。
信号名称 宽度 方向 类型 说明
rx_in N Input 数据 LVDS串行输入数据
rx_bitslip_reset N Input 复位 时钟数据对齐电路（位滑动）异步，有效高电平复位
rx_bitslip_ctrl N Input 控制
  • 位滑动电路的正边沿触发增量
  • 每个置位对已接收位流添加1位延迟。
rx_dpa_hold N Input 控制
  • 异步，有效高电平信号，防止DPA电路切换到目标通道上的新时钟相位
    • 保持高电平 — 所选通道保持其当前相位设置
    • 保持低电平 — 所选通道中的DPA块持续监控输入数据流中的相位，并在需要时选择新的时钟相位
  • 仅适用于DPA-FIFO模式
rx_dpa_reset N Input 复位
  • DPA块异步，有效高电平复位
  • 最小脉冲宽度：1个并行时钟周期
  • 仅适用于DPA-FIFO和soft-CDR模式
rx_fifo_reset N Input 复位
  • FIFO块异步，有效高电平复位
  • 最小脉冲宽度：1个并行时钟周期
  • 仅适用于DPA-FIFO模式
rx_out N*J Output 数据 接收器并行数据输出
  • DPA-FIFO和non-DPA模式 — 同步到rx_coreclock
  • Soft-CDR模式 — 每通道有并行数据同步到其rx_divfwdclk
rx_bitslip_max N Output 控制
  • 位滑动翻转信号
  • 当rx_bitslip_ctrl的下个置位将串行位延迟复位至0时为高电平
rx_coreclock 1 Output 时钟
  • PLL提供的RX接口内核时钟
  • 如果使用外部PLL，则不适用
rx_divfwdclk N Output 时钟

每个通道和分频时钟具有理想的DPA相位

  • 给定通道的已恢复慢速时钟
  • 仅适用于soft-CDR模式

rx_divfwdclk信号可能彼此未边沿对齐，因为每个通道可能具有不同理想采样相位。每个rx_divfwdclk必须使用相同通道中的数据驱动内核逻辑。

rx_dpa_locked N Output 控制

当DPA模块选择理想串行相位时，被置位

  • 由LVDS SERDES IP核驱动
  • 当信号稳定在给定通道的理想相位时，被置位
  • 在下列情况下解除置位：
    • DPA移动一个相位
    • DPA在同一方向移动两个相位
  • 仅适用于DPA-FIFO和soft-CDR模式

置位rx_dpa_hold后，忽略rx_dpa_locked信号的全部切换。

表 32.   LVDS SERDES IP核TX信号本表格中，N表示LVDS接口宽度和串行通道数，J表示接口的SERDES因子
信号名称 宽度 方向 类型 说明
tx_in N*J Input 数据 内核的并行数据
tx_out N Output 数据 LVDS串行输出数据
tx_outclock 1 Output 时钟
  • 外部参考时钟（通过TX数据路径发送到片外）
  • 与tx_out源同步
tx_coreclock 1 Output 时钟

驱动串化器馈给内核逻辑

  • 如果时钟相位对齐模块关闭，则该信号是ext_coreclock输入的馈通。
  • 如果时钟相位对齐模块打开，则该信号是由loaden生成的相位对齐内核时钟信号。
表 33.   LVDS SERDES IP核的外部PLL信号有关在外部PLL模式下设置所需PLL时钟的频率、占空比和相移的说明，请参阅IP参数编辑器中的Clock Resource Summary选项卡。
信号名称 宽度 方向 类型 说明
Ext_fclk 1 Input 时钟

LVDS快速时钟

  • 用于串行快速传输
  • 所有模式都需要

有关将该端口与IOPLL Intel® FPGA IP信号连接的详细信息，请参阅相关信息。

ext_loaden 1 Input 时钟

LVDS加载使能

  • 用于并行加载
  • RX soft-CDR模式不需要

有关将该端口与IOPLL IP核中的信号连接的详细信息，请参阅相关的信息。

ext_coreclock 1 Input 时钟
  • 驱动馈给串化器（TX）或从解串器(RX)进行接收的内核逻辑
  • 出现于RX soft-CDR模式下，即使RX核寄存器由rx_divfwdclk提供时钟。
ext_vcoph[7:0] 8 Input 时钟
  • 对DPA电路提供VCO时钟实现最佳相位选择
  • 仅RX DPA-FIFO和RX soft-CDR模式需要
  • 如果开启了Use the CPA block for improved periphery-core timing，则所有支持的模式都需要。

关于将该端口与IOPLL IP核中的信号连接的详细信息，请参阅相关信息。

ext_pll_locked 1 Input 数据

PLL锁定信号

  • RX DPA-FIFO和RX soft-CDR模式需要
  • 如果开启了Use the CPA block for improved periphery-core timing，则所有支持的模式都需要。
ext_tx_outclock_fclk 1 Input 时钟

快速时钟的相移版本

需要用于非180°倍数的TX输出时钟相移
ext_tx_outclock_ loaden 1 Input 时钟

load_enable的相移版本

需要用于非180°倍数的TX输出时钟相移
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