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5.3. 比较LVDS SERDES Intel® FPGA IP与 Stratix® V SERDES
LVDS SERDES IP核具有与 Stratix® V SERDES相似的功能。关键区别在于时钟网络和LVDS I/O bank中无所不在的RX和TX资源。
功能 | Intel® Stratix® 10器件 | Stratix® V器件 |
---|---|---|
操作频率范围 | 150 MHz - 1.6 Ghz | |
串化/解串因子 | 3至10 | |
常规DPA和non-DPA模式 | 支持 | |
Soft-CDR的时钟转发 | 支持 | |
RX资源 | 每个I/O对 (CDR的每两个I/O对) |
每侧上不带HSSI收发器的每两个I/O对 |
TX资源 | 每个I/O对 | 每侧上不带HSSI收发器的每两个I/O对 |
PLL资源 | TX通道可以跨越3个相邻bank,并由中间bank的IOPLL驱动。 RX通道由相同bank的中IOPLL驱动。 |
RX和TX通道布局在可由角落或中央PLL驱动边沿上。 |
DPA时钟相位数 | 8 | |
I/O标准 | 真LVDS | 真LVDS,伪差分输出 |