Intel® Stratix® 10高速LVDS I/O用户指南

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ID 683792
日期 5/02/2019
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1. Intel® Stratix® 10高速LVDS I/O概述 2. Intel® Stratix® 10高速LVDS I/O体系结构和功能 3. Stratix 10高速LVDS I/O设计考量 4. Intel® Stratix® 10高速LVDS I/O实现指南 5. LVDS SERDES Intel® FPGA IP参考文献 6. Intel® Stratix® 10高速LVDS I/O用户指南存档 7. Intel® Stratix® 10高速LVDS I/O用户指南文档修订历史
1. Intel® Stratix® 10高速LVDS I/O概述 x
1.1. Intel® Stratix® 10 LVDS SERDES使用模式 1.2. Intel® Stratix® 10 LVDS通道支持 1.3. Intel® Stratix® 10 GPIO Banks，SERDES和DPA位置
2. Intel® Stratix® 10高速LVDS I/O体系结构和功能 x
2.1. Intel® Stratix® 10 LVDS SERDES I/O标准支持 2.2. LVDS发送器可编程I/O功能 2.3. SERDES电路 2.4. Intel® Stratix® 10 器件中的差分发送器 2.5. Intel® Stratix® 10 器件中的差分接收器
2.2. LVDS发送器可编程I/O功能 x
2.2.1. 可编程预加重（Programmable Pre-Emphasis） 2.2.2. 可编程差分输出电压
2.4. Intel® Stratix® 10 器件中的差分发送器 x
2.4.1. Intel® Stratix® 10 器件中的发送器模块 2.4.2. DDR和SDR的串化器旁路操作
2.5. Intel® Stratix® 10 器件中的差分接收器 x
2.5.1. Intel® Stratix® 10 器件中的接收器模块 2.5.2. Intel® Stratix® 10 器件中的接收器模式
2.5.1. Intel® Stratix® 10 器件中的接收器模块 x
2.5.1.1. DPA块 2.5.1.2. 同步器 2.5.1.3. 数据重对齐块（Bit Slip） 2.5.1.4. 解串器
2.5.2. Intel® Stratix® 10 器件中的接收器模式 x
2.5.2.1. Non-DPA模式 2.5.2.2. DPA模式 2.5.2.3. Soft-CDR模式
3. Stratix 10高速LVDS I/O设计考量 x
3.1. Intel® Stratix® 10 器件的PLL和时钟 3.2. 源同步时序预算 3.3. 指南：LVDS SERDES IP核例化 3.4. 指南：Soft-CDR模式的LVDS SERDES管脚对 3.5. 指南：相同I/O Bank中的LVDS发送器和接收器
3.1. Intel® Stratix® 10 器件的PLL和时钟 x
3.1.1. 时钟差分发送器 3.1.2. 时钟差分接收器 3.1.3. 指南：LVDS参考时钟源 3.1.4. 指南：将整数PLL模式下的PLL用于LVDS 3.1.5. 指南：使用PLL的高速时钟仅对LVDS SERDES提供时钟 3.1.6. 指南：差分通道的管脚布局 3.1.7. LVDS接口的外部PLL模式
3.1.7. LVDS接口的外部PLL模式 x
3.1.7.1. 使用LVDS SERDES IP核的IOPLL IP核信号接口 3.1.7.2. 外部PLL模式的IOPLL参数值 3.1.7.3. 外部PLL模式下IOPLL IP核与LVDS SERDES IP核之间的连接
3.2. 源同步时序预算 x
3.2.1. 差分数据定向 3.2.2. 差分I/O位位置 3.2.3. 发送器通道至通道偏斜 3.2.4. Non-DPA模式的接收器偏斜裕量
3.2.2. 差分I/O位位置 x
3.2.2.1. 差分位命名约定
3.2.4. Non-DPA模式的接收器偏斜裕量 x
3.2.4.1. RSKM方程 3.2.4.2. 实例：RSKM计算
3.5. 指南：相同I/O Bank中的LVDS发送器和接收器 x
3.5.1. 使用双工功能 3.5.2. 使用外部PLL
4. Intel® Stratix® 10高速LVDS I/O实现指南 x
4.1. LVDS SERDES Intel® FPGA IP 4.2. LVDS SERDES IP核初始化和复位 4.3. LVDS SERDES IP核时序 4.4. LVDS SERDES IP核设计实例 4.5. Arria® V、 Cyclone® V和 Stratix® V器件的IP移植流程
4.1. LVDS SERDES Intel® FPGA IP x
4.1.1. LVDS SERDES IP核功能 4.1.2. LVDS SERDES IP核功能模式 4.1.3. LVDS SERDES IP核功能说明
4.1.3. LVDS SERDES IP核功能说明 x
4.1.3.1. 串化器 4.1.3.2. DPA FIFO 4.1.3.3. Bitslip（位滑动） 4.1.3.4. 解串器 4.1.3.5. 时钟相位对齐
4.2. LVDS SERDES IP核初始化和复位 x
4.2.1. Non-DPA模式下初始化LVDS SERDES IP核 4.2.2. DPA模式下初始化LVDS SERDES IP核 4.2.3. 复位DPA 4.2.4. 字边界对齐
4.2.4. 字边界对齐 x
4.2.4.1. 对齐字边界
4.3. LVDS SERDES IP核时序 x
4.3.1. I/O时序分析 4.3.2. FPGA时序分析 4.3.3. 外部PLL模式的时序分析 4.3.4. 内部FPGA路径的时序收敛指南 4.3.5. 指南：使用时钟相位对齐块提高时序收敛
4.3.1. I/O时序分析 x
4.3.1.1. 获得RSKM报告 4.3.1.2. 获得TCCS报告
4.4. LVDS SERDES IP核设计实例 x
4.4.1. LVDS SERDES IP核可综合 Intel® Quartus® Prime设计实例 4.4.2. LVDS SERDES IP核仿真设计实例 4.4.3. 组合式LVDS SERDES IP核发送器和接收器设计实例 4.4.4. LVDS SERDES IP核动态相移设计实例
4.5. Arria® V、 Cyclone® V和 Stratix® V器件的IP移植流程 x
4.5.1. 移植ALTLVDS_TX和ALTLVDS_RX IP核
5. LVDS SERDES Intel® FPGA IP参考文献 x
5.1. LVDS SERDES IP核参数设置 5.2. LVDS SERDES IP核信号 5.3. 比较LVDS SERDES Intel® FPGA IP与 Stratix® V SERDES
5.1. LVDS SERDES IP核参数设置 x
5.1.1. LVDS SERDES IP核常规设置 5.1.2. LVDS SERDES IP核PLL设置 5.1.3. LVDS SERDES IP核接收器设置 5.1.4. LVDS SERDES IP核发送器设置 5.1.5. LVDS SERDES IP核时钟源摘要
5.1.3. LVDS SERDES IP核接收器设置 x
5.1.3.1. 接收器输入时钟参数设置
5.1.4. LVDS SERDES IP核发送器设置 x
5.1.4.1. 设置发送器输出时钟参数
1. Intel® Stratix® 10高速LVDS I/O概述
2. Intel® Stratix® 10高速LVDS I/O体系结构和功能
3. Stratix 10高速LVDS I/O设计考量
4. Intel® Stratix® 10高速LVDS I/O实现指南
5. LVDS SERDES Intel® FPGA IP参考文献
6. Intel® Stratix® 10高速LVDS I/O用户指南存档
7. Intel® Stratix® 10高速LVDS I/O用户指南文档修订历史

3.1.7.1. 使用LVDS SERDES IP核的IOPLL IP核信号接口

表 10.   IOPLL和LVDS SERDES IP核之间的信号接口本表格罗列了IOPLL IP核输出端口与LVDS SERDES IP核发送器或接收器输入端口之间的信号接口。如果开启了LVDS SERDES IP核的Clock Phase Alignment（CPA）功能则所需的信号接口会有所不同。
从IOPLL IP核 到LVDS SERDESIP核发送器或接收器
无CPA 有CPA
lvds_clk[0]（串行时钟输出信号）
  • 使用PLL中的outclk0配置该信号。
  • 将Access to PLL LVDS_CLK/LOADEN output port设置选择为Enable LVDS_CLK/LOADEN 0或Enable LVDS_CLK/LOADEN 0 & 1选项。大多数情况下，选择为Enable LVDS_CLK/LOADEN 0。

串行时钟输出只能驱动LVDS SERDES IP核发送器和接收器上的ext_fclk。该时钟不能驱动内核逻辑。

ext_fclk（到发送器或接收器的串行时钟输入）

ext_fclk（到发送器或接收器的串行时钟输入）

loaden[0]（加载使能输出）

  • 使用PLL中的outclk1配置该信号。
  • 将Access to PLL LVDS_CLK/LOADEN output port设置选择为Enable LVDS_CLK/LOADEN 0或Enable LVDS_CLK/LOADEN 0 & 1选项。大多数情况下，选择为Enable LVDS_CLK/LOADEN 0。

ext_loaden（到发送器或接收器的加载使能信号）

Soft-CDR模式下LVDS接收器不需要此信号。

ext_loaden（到发送器或接收器的加载使能信号）

Soft-CDR模式下LVDS接收器不需要此信号。

outclk4（并行时钟输出）

如果开启Use the CPA block for improved periphery-core timing则无需该时钟。

ext_coreclock（并行内核时钟）

—

locked

—

ext_pll_locked

reset

pll_areset（异步PLL复位端口）

pll_areset（异步PLL复位端口）

phout[7:0]

  • 如果需要ext_vcoph[7:0]则需要此信号。

  • 通过开启PLL中的Specify VCO frequency配置该信号并指定VCO frequency值。
  • 开启Enable access to PLL DPA output port。

ext_vcoph[7:0]

仅DPA或soft-CDR模式下的LVDS接收器需要此信号。

ext_vcoph[7:0]

所有发送器或接收器模式都需要此信号。
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