Intel® Stratix® 10高速LVDS I/O用户指南

ID 683792
日期 5/02/2019
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3.1.2. 时钟差分接收器

I/O PLL接收外部时钟输入,并生成同一时钟的不同相位。DPA块自动从I/O PLL中选择一个时钟,并将每个通道上的输入数据对齐。

同步器电路是一个1位宽乘6位深的FIFO缓冲器,它对DPA块与数据重对齐块之间的相位差进行补偿。如有需要,则用户控制的数据重对齐电路在串行位流中插入单个位延迟,将字对齐到边界。解串器包括移位寄存器和并行加载寄存器,并最多发送10位到内部逻辑。

连接到发送器和接收器LVDS通道的物理介质可能会导致串行数据与源同步时钟之间的偏斜。每个LVDS通道与时钟之间的瞬间偏斜也因为通过接收器所观察到数据和时钟信号上的抖动情况而异。三种不同的模式 — non-DPA、DPA和soft-CDR — 提供了不同选项以克服源同步时钟(non-DPA,DPA)/参考时钟(soft-CDR)与串行数据之间的偏斜。

Non-DPA模式支持静态选择源同步时钟与已接收串行数据之间的最佳相位以对偏斜进行补偿。DPA模式中,DPA电路自动选择最佳相位,以补偿源同步时钟和接收串行数据之间的偏斜。Soft-CDR模式对芯片到芯片的同步和异步应用程序,以及SGMII协议的短距离板级到板级应用程序提供机会。

注: 仅non-DPA模式需要手动偏斜调整。