仅对英特尔可见 — GUID: sam1403482514368
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3.1.7.2. 外部PLL模式的IOPLL参数值
如下实例显示使用IOPLL IP核生成LVDS SERDES IP核输出时钟的时钟要求。该实例假定时钟和数据在器件管脚处边沿对齐而设置相移。
参数 | outclk0 (作为lvds_clk[0]连接到LVDS SERDES IP核发送器或接收器的ext_fclk端口) |
outclk1 (作为loaden[0]连接到LVDS SERDES IP核发送器或接收器的ext_loaden端口) |
outclk4 2 (作为发送器和接收器的并行数据寄存器的内核时钟使用,并连接到LVDS SERDES IP核的ext_coreclock端口) |
---|---|---|---|
Frequency | 数据速率 |
数据速率/串化因子 |
数据速率/串化因子 |
Phase shift | 180° |
[(解串因子 – 1)/解串因子] x 360° |
180/串化因子 (outclk0相移除以串化因子) |
Duty cycle | 50% |
100/串化因子 | 50% |
使用RSKM方程进行相移计算,假设输入时钟和串行数据是边沿对齐。引进一个180°相移到采样时钟(coutclk0)确保输入数据相对于outclk0居中对齐,如下图所示。
参数 | outclk0 (作为lvds_clk[0]连接到LVDS SERDES IP核发送器或接收器的ext_fclk端口) |
outclk1 (作为loaden[0]连接到LVDS SERDES IP核发送器或接收器的ext_loaden端口) soft-CDR接收器不需要 |
outclk42 (作为发送器和接收器并行数据寄存器的内核时钟使用,并连接到LVDS SERDES IP核的ext_coreclock端口) |
VCO频率 (作为phout[7:0]连接到LVDS SERDES IP核的ext_vcoph[7:0]端口) |
---|---|---|---|---|
Frequency | 数据速率 |
数据速率/串化因子 |
数据速率/串化因子 |
数据速率 |
Phase shift | 180° |
[(解串因子 – 1)/解串因子] x 360° |
180/串化因子 (outclk0相移除以串化因子) |
— |
Duty cycle | 50% |
100/串化因子 | 50% |
— |
参数 | outclk0 (作为lvds_clk[0]连接到LVDS SERDES IP核接收器的ext_fclk端口) |
outclk1 (作为loaden[0]连接到LVDS SERDES IP核发送器或接收器的ext_loaden端口) soft-CDR接收器不需要 |
outclk42 (作为发送器和接收器并行数据寄存器的内核时钟使用,并连接到LVDS SERDES IP核的ext_coreclock端口) |
VCO频率 (作为phout[7:0]连接到LVDS SERDES IP核的ext_vcoph[7:0]端口) |
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outclk2 (作为lvds_clk[1]连接到LVDS SERDES IP核发送器的ext_fclk端口) |
outclk3 (作为loaden[1]连接到LVDS SERDES IP核发送器的ext_loaden端口) |
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Frequency | 数据速率 |
数据速率/串化因子 |
数据速率/串化因子 |
数据速率 |
Phase shift | 180° |
[(解串因子 – 1)/解串因子] x 360° |
180/串化因子 (outclk0相移除以串化因子) |
— |
Duty cycle | 50% |
100/串化因子 | 50% |
— |