Intel® Stratix® 10高速LVDS I/O用户指南

ID 683792
日期 5/02/2019
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2.5. Intel® Stratix® 10 器件中的差分接收器

此接收器具有一个可在发送器和接收器、DPA模块、同步器、数据重对齐块和解串器之间共享的差分缓冲器和I/O PLL。差分缓冲器可接收LVDS、mini-LVDS和RSDS信号电平。可在 Intel® Quartus® Prime软件的Assignment Editor中将接收器管脚的I/O标准静态设置成LVDS、SLVS、mini-LVDS或者RSDS。

注: 驱动LVDS SERDES通道的PLL必须在整数PLL模式下进行操作。如果旁路解串器,则无需PLL。
表 7.  差分接收器的专用电路和功能特性
专用电路/功能特性 说明
差分I/O缓冲器 支持LVDS、mini-LVDS和RSDS
SERDES 最高10-bit宽解串器
锁相环(PLL) 为数据同步器的时钟生成不同相位
数据重对齐(Bit slip) 将位延迟插入串行数据
DPA 选择最靠近串行数据相位的相位
同步器(FIFO缓冲器) 对数据与接收器输入参考时钟之间的相位差进行补偿
偏斜调整 手动
片上匹配(OCT) LVDS I/O标准下为100 Ω