Intel® Stratix® 10高速LVDS I/O用户指南

ID 683792
日期 5/02/2019
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4.3.3. 外部PLL模式的时序分析

如果使能PLL Settings选项卡中的Use external PLL参数,则IP生成不会创建用于PLL输入和输出的时钟设置。必须确保PLL时钟设置正确。

一些SERDES约束是从PLL时钟产生。因此,必须在LVDS SERDES IP核时钟设置之前生成外部PLL时钟设置。在您工程的.qsf中,确保用于IOPLL PLL核的.qip行出现在LVDS SERDES IP核的.qip行之前。