Intel® Stratix® 10高速LVDS I/O用户指南

ID 683792
日期 5/02/2019
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4.3.4. 内部FPGA路径的时序收敛指南

内部FPGA路径的时序收敛对于高频率和低SERDES因子的LVDS SERDES设计具有挑战性。

如果在从内核寄存器到LVDS发送器硬件中观察到设置违规,请检查TX core registers clock参数:

  • 如果参数设置成inclock,则考虑将其更改为tx_coreclock。使用tx_coreclock的内核寄存器具有较少时钟延迟。由于tx_coreclock路径上的PLL补偿延迟,将有较少的源时钟延迟和较多设置裕量用于传输。
  • 如果参数设置成 tx_coreclock,则考虑降低数据速率或增加SERDES因子,从而减少内核频率要求并提供更多的设置裕量。

如果观察在从LVDS接收器到内核寄存器硬件中观察到保持违规,则请考虑检查发送器的设置裕量。如果有充足的设置裕量,则可尝试对发送器保持过分约束。通常情况下,Fitter尝试通过添加延迟来纠正违规。某些情况下,Fitter可能已计算出添加更多延迟避免快速角落的保持违规可能会对慢速角落的设置造成不利影响。