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3.1.6. 指南:差分通道的管脚布局
每个I/O bank包含其自身的PLL。I/O bank PLL能够驱动相同bank中的所有接收器和发送器通道,以及相邻I/O bank中的发送器通道。但是I/O bank PLL无法驱动另一个I/O bank中的接收器通道或非相邻I/O bank中的发送器。
PLL驱动差分发送器通道
对于差分发送器,PLL能够驱动自身I/O bank和相邻I/O bank中的差分发送器通道。但PLL无法驱动非相邻I/O bank中的通道。
图 17. PLL驱动差分发送器通道
PLL驱动DPA-Enabled差分接收器通道
对于差分接收器,PLL能够驱动相同I/O bank中的所有通道,但无法跨bank进行驱动。
I/O bank中的每个差分接收器都有一个专用DPA电路以将时钟相位对齐到其相关通道的数据相位。如果使能某个bank中的DPA通道,则可将此bank中未使用的I/O管脚约束为与本bank使用相同VCCIO电压电平的单端或差分I/O标准。就可以同时使用单端I/O和差分I/O标准。
DPA的使用对高速差分接收器通道的布局增加了一些限制。 Intel® Quartus® Prime编译器自动检查设计,并针对违反布局指南的错误发布信息。遵循本指南以确保正确的高速I/O操作。
图 18. PLL驱动DPA-Enabled差分接收器通道
PLL跨多个I/O Bank驱动LVDS接口中的DPA-Enabled差分接收器和发送器通道
如果要使用bank中差分发送器通道和DPA-enabled接收器通道,则PLL可跨多个相邻I/O bank驱动收发器,但仅驱动其自身I/O bank中的接收器。
图 19. PLL跨I/O Bank驱动DPA-Enabled差分接收器和发送器通道