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4.3.2. FPGA时序分析
生成LVDS SERDES IP核时,IP核生成SERDES硬件时钟设置和用于IP核时序分析的内核时钟。
时钟 | 时钟名 |
---|---|
Core clock | <pll_instance_name>_*_outclk[*] |
LVDS fast clock | <pll_instance_name>_*_lvds_clk[*] |
时钟 | 时钟名 |
---|---|
Core clock | <lvds_instance_name>_core_ck_name_<channel_num> |
DPA fast clock | <lvds_instance_name>_dpa_ck_name_<channel_num> |
为了确保正确的时序分析,而非多周期约束,IP核按以下格式在rx_out上创建时钟设置:
- 对于上升沿数据 — <lvds_instance_name>_core_data_out_<channel_num>_<bit>
- 对于下降沿数据 — <lvds_instance_name>_core_data_out_<channel_num>_<bit>_neg
通过这些正确的时钟设置, Timing Analyzer可以正确分析LVDS SERDES的时序 – 内核接口传输以及内核之中的传输。