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2.1. Intel® Stratix® 10嵌入式存储器模块中的字节使能(Byte Enable)
2.2. 地址时钟使能支持
2.3. 异步清零和同步清零
2.4. 存储模块错误纠正编码支持
2.5. Force-to-Zero
2.6. Coherent(一致性)读存储器
2.7. 冻结逻辑(Freeze logic)
2.8. 真双端口双时钟仿真器
2.9. Intel® Stratix® 10支持的嵌入式存储器IP内核
2.10. Intel® Stratix® 10嵌入式存储器时钟模式
2.11. Intel® Stratix® 10嵌入式存储器配置
2.12. 读和写地址寄存器的初始值
4.3.1. 配置方法
4.3.2. 规范
4.3.3. FIFO功能时序要求
4.3.4. SCFIFO ALMOST_EMPTY功能时序
4.3.5. FIFO输出状态标记和延迟
4.3.6. FIFO亚稳性保护及相关选项
4.3.7. FIFO同步清零和异步清零影响
4.3.8. SCFIFO和DCFIFO Show-Ahead模式
4.3.9. 不同的输入和输出宽度
4.3.10. DCFIFO时序约束设置
4.3.11. 手动例化的编码实例
4.3.12. 设计实例
4.3.13. 时钟域交叉上的格雷码计数器传输(Gray-Code Counter Transfer at the Clock Domain Crossing)
4.3.14. 嵌入式存储器ECC功能指南
4.3.15. FIFO Intel® FPGA IP参数
4.3.16. 复位方案(reset scheme)
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4.3.10.2.1. SDC命令
SDC命令 | Fitter | Timing Analyzer | 建议的设置 |
---|---|---|---|
set_max_skew 40 | 限制在multi-bit CDC路径中触发器(flop)的布局布线,以满足比特之间的指定偏斜要求。 | 分析是否完全满足指定的偏斜要求。时钟以及数据路径都被考虑在内。 |
设置为少于1个启动时钟。 |
set_net_delay | 类似于set_max_skew,但没有考虑时钟偏斜。 要确保交叉延迟是有限的。 |
分析是否完全满足指定的网络延迟要求。时钟以及数据路径都被考虑在内。 |
当前设置为小于1个锁存时钟。 41 |
set_min_delay/set_max_delay | 通过模仿set_false_path命令(但不覆盖其他SDC)来放宽布局布线(fitter)工作。 42 |
放宽时序分析使setup/hold检查不会失败。 43 |
当前设置为100ns/-100ns(max/min)。 44 |
40 在没有Timing Analyzer 2的旧版Quartus中会产生显著的编译时间影响。
41 对于高级用户,您可以根据设计对值进行微调。例如,如果设计能够承受更长的交叉延迟 (full和empty状态将被延迟),那么此值可以放宽。
42 没有set_false_path(优先级最高,可能会导致很长的插入延迟),Fitter将尝试满足默认的 setup/hold(极度受限)。
43 没有set_false_path,将对应默认的setup/hold进行CDC路径分析(极度受限)。
44 观察CDC路径时,与set_false_path相比,预计有大约100ns延迟。