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2.1. Intel® Stratix® 10嵌入式存储器模块中的字节使能(Byte Enable)
2.2. 地址时钟使能支持
2.3. 异步清零和同步清零
2.4. 存储模块错误纠正编码支持
2.5. Force-to-Zero
2.6. Coherent(一致性)读存储器
2.7. 冻结逻辑(Freeze logic)
2.8. 真双端口双时钟仿真器
2.9. Intel® Stratix® 10支持的嵌入式存储器IP内核
2.10. Intel® Stratix® 10嵌入式存储器时钟模式
2.11. Intel® Stratix® 10嵌入式存储器配置
2.12. 读和写地址寄存器的初始值
4.3.1. 配置方法
4.3.2. 规范
4.3.3. FIFO功能时序要求
4.3.4. SCFIFO ALMOST_EMPTY功能时序
4.3.5. FIFO输出状态标记和延迟
4.3.6. FIFO亚稳性保护及相关选项
4.3.7. FIFO同步清零和异步清零影响
4.3.8. SCFIFO和DCFIFO Show-Ahead模式
4.3.9. 不同的输入和输出宽度
4.3.10. DCFIFO时序约束设置
4.3.11. 手动例化的编码实例
4.3.12. 设计实例
4.3.13. 时钟域交叉上的格雷码计数器传输(Gray-Code Counter Transfer at the Clock Domain Crossing)
4.3.14. 嵌入式存储器ECC功能指南
4.3.15. FIFO Intel® FPGA IP参数
4.3.16. 复位方案(reset scheme)
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4.2.2. eSRAM Intel® FPGA IP 参数
这些参数使您能够选择想要实现的通道。
参数 | 合法值 | 说明 |
---|---|---|
接口 | ||
Interface
|
On/Off | 指定要对eSRAM使能的通道。每个eSRAM有8个通道 。
|
PLL | ||
PLL Reference Clock Frequency | — | 指定eSRAM PLL的PLL参考时钟频率。对于所有器件速度等级,有效范围都是10 - 325 MHz。 |
PLL Desired Clock Frequency | — | 指定PLL所需的输出时钟频率,这是eSRAM的频率。根据器件的速度等级,有效范围是200 - 750 MHz。 |
参数 | 合法值 | 说明 |
---|---|---|
通道宽度和深度 | ||
How wide should the data bus be? | — | 指定数据总线的宽度。
|
How many words of memory? | — | 从每个eSRAM通道42个bank指定要使能的bank数量。指定的bank以2048个字为增量,其中每2048个字等于一个bank。指定的bank数量决定了用户可用的地址宽度。未使用的bank被断电,并且无法在参数化后激活。
注: 如果尝试访问一个没有使能的bank,那么所得到的数据将是随机的,没有数据值。
|
通道特性 | ||
Enable ECC Encoder and Decoder | On/Off | 使能ECC encoder和decoder,ECC encoder和decoder帮助维护写入到eSRAM和从eSRAM读取的数据的完整性。
注: 当使能ECC encoder和decoder时,最大数据总线宽度从72降低到64 bits。在ECC encoder和decoder所需的奇偶校验计算中8 bit差异。
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Enable Dynamic ECC Encoder and Decoder Bypass | On/Off | 通过置位eccencbypass或者eccdecbypass,使用户能够动态地旁路ECC encoder和/或decoder。此特性对调试很有用。 |
Enable Write Forwarding | On/Off | 使能写转发(write forwarding)功能,确保了对eSRAM中的同一地址进行写入或读取时的数据一致性。write forwarding拿取写端口上的数据,然后将其作为读数据转发到读端口。 写转发的读数据需要与普通读取操作相同的持续时间。读逻辑不使用存储在目标地址中的数据,但数据仍然会写入到此地址。 |
Enable Low Power Mode | On/Off | 使能Low Power模式,通过将所有eSRAM存储器bank置于轻微睡眠状态来降低功耗。当一个bank作为访问目标时,此bank会在访问前的一个周期唤醒,访问结束后又返回到轻微睡眠状态。 Low Power模式不会改变存储器bank的内容。Low Power模式的一个缺点是将读延迟从10+2增加到11+2。 |